Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.uart3_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	130595	1			T78	59		T79	4		T80	59
values[2]	7597	1			T442	1		T504	3		T415	1
values[3]	2441	1			T896	1		T726	16		T567	1
values[4]	1363	1			T896	1		T889	1		T440	38
values[5]	1041	1			T896	1		T889	1		T440	32
values[6]	785	1			T896	1		T889	1		T440	18
values[7]	624	1			T896	1		T889	1		T440	16
values[8]	547	1			T896	1		T889	1		T440	20
values[9]	479	1			T896	1		T889	1		T440	18
values[10]	477	1			T896	1		T889	1		T440	9
values[11]	419	1			T896	1		T889	1		T440	11
values[12]	402	1			T896	1		T889	1		T440	2
values[13]	407	1			T896	1		T889	1		T440	1
values[14]	437	1			T896	1		T889	1		T912	4
values[15]	408	1			T896	1		T889	1		T912	3
values[16]	361	1			T896	1		T889	1		T912	7
values[17]	354	1			T896	1		T889	1		T912	4
values[18]	390	1			T896	1		T889	1		T912	5
values[19]	360	1			T896	1		T889	1		T912	4
values[20]	373	1			T896	1		T889	1		T912	1
values[21]	338	1			T896	1		T889	1		T912	1
values[22]	385	1			T896	1		T889	1		T912	2
values[23]	323	1			T896	1		T889	1		T912	2
values[24]	322	1			T896	1		T889	1		T912	2
values[25]	353	1			T896	1		T889	1		T912	7
values[26]	370	1			T896	1		T889	1		T912	1
values[27]	390	1			T896	1		T889	2		T912	3
values[28]	345	1			T896	1		T889	1		T912	1
values[29]	362	1			T896	1		T889	1		T912	3
values[30]	363	1			T896	1		T889	1		T912	1
values[31]	366	1			T896	1		T889	1		T912	2
values[32]	308	1			T896	1		T889	1		T912	1
values[33]	317	1			T896	1		T889	1		T912	3
values[34]	374	1			T896	1		T889	1		T912	3
values[35]	373	1			T896	1		T889	1		T912	9
values[36]	317	1			T896	1		T889	1		T912	6
values[37]	341	1			T896	1		T889	1		T912	3
values[38]	359	1			T896	1		T889	1		T912	6
values[39]	368	1			T896	1		T889	1		T912	3
values[40]	353	1			T896	1		T889	1		T912	2
values[41]	395	1			T896	1		T889	1		T912	3
values[42]	352	1			T896	1		T889	1		T912	3
values[43]	322	1			T896	1		T889	1		T912	5
values[44]	312	1			T896	1		T889	1		T912	3
values[45]	299	1			T896	1		T889	1		T912	1
values[46]	293	1			T896	1		T889	1		T912	6
values[47]	262	1			T896	1		T889	1		T912	3
values[48]	287	1			T896	1		T889	1		T912	6
values[49]	293	1			T896	1		T889	1		T912	3
values[50]	322	1			T896	1		T889	1		T912	2
values[51]	295	1			T896	1		T889	1		T912	1
values[52]	333	1			T896	1		T889	1		T912	4
values[53]	320	1			T896	1		T889	1		T912	2
values[54]	345	1			T896	1		T889	1		T912	3
values[55]	321	1			T896	1		T889	1		T912	1
values[56]	274	1			T896	1		T889	1		T912	3
values[57]	271	1			T896	1		T889	1		T912	2
values[58]	296	1			T896	1		T889	1		T912	3
values[59]	316	1			T896	1		T889	1		T912	1
values[60]	307	1			T896	1		T889	1		T912	2
values[61]	272	1			T896	1		T889	1		T912	3
values[62]	248	1			T896	1		T889	1		T912	3
values[63]	266	1			T896	1		T889	1		T912	1
values[64]	205	1			T896	1		T889	1		T912	3
values[65]	203	1			T896	1		T889	1		T912	3
values[66]	199	1			T896	1		T889	1		T912	2
values[67]	199	1			T896	2		T889	1		T912	5
values[68]	174	1			T896	1		T889	1		T912	7
values[69]	133	1			T896	1		T889	1		T912	6
values[70]	99	1			T896	1		T889	1		T912	2
values[71]	103	1			T896	1		T889	1		T912	1
values[72]	109	1			T896	1		T889	1		T912	4
values[73]	94	1			T896	1		T889	1		T912	3
values[74]	74	1			T896	1		T889	1		T912	2
values[75]	59	1			T896	1		T889	1		T912	2
values[76]	69	1			T896	1		T889	1		T912	4
values[77]	64	1			T896	1		T889	1		T912	3
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values[79]	50	1			T896	1		T889	1		T912	5
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values[90]	49	1			T896	1		T889	1		T912	2
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values[101]	36	1			T896	1		T889	1		T912	3
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values[122]	43	1			T896	2		T889	2		T897	1
values[123]	47	1			T896	1		T889	3		T897	1
values[124]	37	1			T896	2		T889	4		T897	1
values[125]	46	1			T896	2		T889	1		T897	2
values[126]	58	1			T896	1		T889	1		T897	2
values[127]	518	1			T896	34		T889	33		T897	29
values[128]	5337	1			T896	401		T889	370		T897	329