Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.sensor_ctrl_aon_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	135635	1			T72	96		T73	57		T74	36
values[2]	9186	1			T72	1		T249	4		T536	2
values[3]	3466	1			T440	1		T420	10		T535	2
values[4]	2079	1			T420	1		T800	1		T541	18
values[5]	1279	1			T800	1		T541	10		T612	5
values[6]	929	1			T800	1		T541	6		T549	7
values[7]	674	1			T800	1		T541	8		T805	3
values[8]	530	1			T800	1		T541	4		T805	6
values[9]	427	1			T800	1		T541	1		T805	3
values[10]	361	1			T800	1		T805	2		T503	5
values[11]	342	1			T800	2		T805	5		T503	6
values[12]	342	1			T800	1		T805	6		T503	4
values[13]	363	1			T800	1		T805	9		T503	10
values[14]	315	1			T800	1		T805	5		T503	3
values[15]	304	1			T800	1		T805	5		T480	15
values[16]	308	1			T800	1		T805	11		T480	10
values[17]	253	1			T800	1		T805	5		T480	6
values[18]	248	1			T800	1		T805	4		T480	11
values[19]	255	1			T800	1		T805	4		T480	9
values[20]	321	1			T800	1		T805	3		T480	6
values[21]	313	1			T800	1		T805	2		T480	4
values[22]	327	1			T800	1		T805	2		T480	2
values[23]	292	1			T800	1		T805	1		T480	8
values[24]	315	1			T800	1		T805	1		T480	11
values[25]	315	1			T800	1		T805	1		T480	10
values[26]	292	1			T800	1		T805	2		T480	10
values[27]	306	1			T800	1		T805	1		T480	13
values[28]	278	1			T800	1		T805	2		T480	9
values[29]	288	1			T800	1		T805	3		T480	10
values[30]	264	1			T800	1		T805	5		T480	5
values[31]	263	1			T800	1		T805	2		T480	3
values[32]	292	1			T800	1		T805	2		T480	3
values[33]	284	1			T800	1		T805	2		T480	13
values[34]	294	1			T800	1		T805	14		T480	11
values[35]	269	1			T800	1		T805	11		T480	16
values[36]	289	1			T800	1		T805	8		T480	9
values[37]	287	1			T800	1		T805	2		T480	4
values[38]	258	1			T800	1		T805	3		T480	3
values[39]	294	1			T800	2		T805	4		T480	3
values[40]	248	1			T800	1		T805	1		T480	5
values[41]	244	1			T800	1		T805	2		T480	5
values[42]	255	1			T800	1		T805	5		T480	12
values[43]	244	1			T800	1		T805	3		T480	6
values[44]	295	1			T800	1		T805	2		T480	5
values[45]	256	1			T800	1		T805	4		T480	3
values[46]	279	1			T800	1		T805	2		T480	10
values[47]	284	1			T800	1		T805	2		T480	16
values[48]	277	1			T800	1		T805	3		T480	4
values[49]	249	1			T800	1		T805	3		T480	5
values[50]	293	1			T800	1		T805	1		T480	5
values[51]	268	1			T800	1		T805	1		T480	9
values[52]	236	1			T800	1		T805	1		T480	15
values[53]	216	1			T800	1		T480	5		T512	7
values[54]	267	1			T800	1		T480	5		T512	10
values[55]	262	1			T800	1		T480	6		T512	3
values[56]	259	1			T800	1		T480	4		T512	5
values[57]	312	1			T800	1		T480	11		T512	8
values[58]	284	1			T800	1		T480	6		T512	17
values[59]	237	1			T800	1		T480	7		T512	5
values[60]	242	1			T800	1		T480	13		T512	6
values[61]	205	1			T800	1		T480	4		T512	10
values[62]	227	1			T800	1		T480	12		T512	4
values[63]	175	1			T800	1		T480	3		T512	5
values[64]	202	1			T800	1		T480	5		T512	5
values[65]	181	1			T800	1		T480	4		T512	11
values[66]	181	1			T800	1		T480	11		T512	4
values[67]	151	1			T800	1		T480	3		T512	3
values[68]	194	1			T800	1		T480	7		T512	4
values[69]	202	1			T800	1		T480	9		T512	9
values[70]	166	1			T800	1		T480	5		T821	8
values[71]	155	1			T800	1		T480	13		T821	9
values[72]	158	1			T800	1		T480	9		T821	11
values[73]	160	1			T800	1		T480	4		T821	16
values[74]	145	1			T800	1		T480	14		T821	11
values[75]	139	1			T800	1		T480	11		T821	4
values[76]	107	1			T800	1		T480	11		T821	3
values[77]	110	1			T800	1		T821	13		T574	1
values[78]	124	1			T800	1		T821	13		T574	1
values[79]	107	1			T800	1		T821	12		T574	1
values[80]	106	1			T800	1		T821	7		T574	1
values[81]	117	1			T800	1		T821	9		T574	1
values[82]	102	1			T800	1		T821	7		T574	1
values[83]	97	1			T800	1		T821	1		T574	1
values[84]	100	1			T800	3		T821	7		T574	1
values[85]	109	1			T800	6		T821	13		T574	1
values[86]	107	1			T800	2		T821	6		T574	1
values[87]	98	1			T800	4		T821	4		T574	1
values[88]	87	1			T800	1		T821	9		T574	1
values[89]	83	1			T800	3		T821	3		T574	1
values[90]	74	1			T800	3		T821	2		T574	1
values[91]	84	1			T800	1		T821	7		T574	1
values[92]	110	1			T800	2		T821	10		T574	1
values[93]	99	1			T800	2		T821	7		T574	1
values[94]	77	1			T800	4		T821	5		T574	1
values[95]	92	1			T800	7		T574	1		T799	1
values[96]	80	1			T800	1		T574	1		T799	1
values[97]	78	1			T800	4		T574	1		T799	1
values[98]	75	1			T800	7		T574	1		T799	1
values[99]	84	1			T800	3		T574	1		T799	1
values[100]	67	1			T800	2		T574	1		T799	1
values[101]	73	1			T800	4		T574	1		T799	1
values[102]	91	1			T800	5		T574	1		T799	1
values[103]	92	1			T800	1		T574	1		T799	1
values[104]	97	1			T800	4		T574	1		T799	1
values[105]	99	1			T800	6		T574	1		T799	1
values[106]	100	1			T800	6		T574	1		T799	1
values[107]	100	1			T800	2		T574	1		T799	1
values[108]	72	1			T800	3		T574	1		T799	1
values[109]	81	1			T800	1		T574	1		T799	1
values[110]	77	1			T800	4		T574	1		T799	1
values[111]	68	1			T800	1		T574	1		T799	1
values[112]	72	1			T800	3		T574	1		T799	1
values[113]	58	1			T800	2		T574	1		T799	1
values[114]	82	1			T800	3		T574	1		T799	1
values[115]	69	1			T800	1		T574	2		T799	1
values[116]	77	1			T800	2		T574	3		T799	1
values[117]	74	1			T800	5		T574	4		T799	1
values[118]	72	1			T800	2		T574	3		T799	1
values[119]	74	1			T800	3		T574	6		T799	8
values[120]	69	1			T800	4		T574	1		T799	2
values[121]	72	1			T800	3		T574	2		T799	2
values[122]	70	1			T800	1		T574	1		T799	2
values[123]	75	1			T800	1		T574	2		T799	3
values[124]	68	1			T800	3		T574	2		T799	2
values[125]	84	1			T800	3		T574	3		T799	1
values[126]	130	1			T800	2		T574	2		T799	2
values[127]	967	1			T800	22		T574	21		T799	24
values[128]	8988	1			T800	275		T574	268		T799	390