Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.rv_dm__regs_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	170968	1			T96	2		T97	4		T98	41
values[2]	4764	1			T102	1		T547	2		T455	1
values[3]	2450	1			T533	3		T534	4		T632	1
values[4]	1908	1			T533	2		T534	4		T796	34
values[5]	1589	1			T533	2		T534	7		T796	39
values[6]	1355	1			T533	1		T534	13		T796	61
values[7]	1156	1			T533	2		T534	8		T796	46
values[8]	969	1			T533	2		T534	6		T796	31
values[9]	864	1			T533	2		T534	2		T796	42
values[10]	755	1			T533	1		T534	6		T796	22
values[11]	653	1			T533	3		T534	1		T796	12
values[12]	611	1			T533	2		T534	4		T796	5
values[13]	541	1			T533	3		T534	2		T796	3
values[14]	535	1			T533	5		T534	4		T465	34
values[15]	503	1			T533	4		T534	2		T465	35
values[16]	425	1			T533	2		T534	6		T465	47
values[17]	401	1			T533	1		T534	8		T465	23
values[18]	315	1			T533	1		T534	11		T465	25
values[19]	373	1			T533	4		T534	24		T465	29
values[20]	449	1			T533	3		T534	34		T465	28
values[21]	419	1			T533	2		T534	21		T465	13
values[22]	395	1			T533	3		T534	15		T465	15
values[23]	255	1			T533	7		T534	7		T465	11
values[24]	213	1			T533	1		T534	3		T465	5
values[25]	232	1			T533	4		T534	4		T465	11
values[26]	309	1			T533	4		T534	6		T465	1
values[27]	316	1			T533	4		T534	16		T800	1
values[28]	215	1			T533	2		T534	4		T800	1
values[29]	209	1			T533	1		T534	5		T800	1
values[30]	230	1			T533	8		T534	13		T800	1
values[31]	224	1			T533	9		T534	22		T800	1
values[32]	167	1			T533	6		T534	7		T800	1
values[33]	148	1			T533	1		T534	3		T800	1
values[34]	164	1			T533	2		T534	1		T800	1
values[35]	144	1			T533	3		T800	1		T790	1
values[36]	130	1			T533	3		T800	1		T790	1
values[37]	100	1			T533	2		T800	1		T790	1
values[38]	134	1			T533	2		T800	1		T790	1
values[39]	145	1			T533	1		T800	1		T790	1
values[40]	122	1			T533	1		T800	1		T790	1
values[41]	103	1			T533	3		T800	1		T790	1
values[42]	116	1			T533	3		T800	1		T790	1
values[43]	99	1			T533	2		T800	1		T790	1
values[44]	115	1			T533	1		T800	1		T790	1
values[45]	84	1			T533	4		T800	1		T790	1
values[46]	77	1			T533	3		T800	1		T790	1
values[47]	70	1			T533	1		T800	1		T790	1
values[48]	65	1			T533	2		T800	1		T790	1
values[49]	59	1			T533	3		T800	1		T790	1
values[50]	60	1			T533	2		T800	1		T790	1
values[51]	63	1			T533	3		T800	1		T790	1
values[52]	61	1			T533	2		T800	1		T790	1
values[53]	60	1			T533	4		T800	1		T790	1
values[54]	64	1			T533	3		T800	1		T790	1
values[55]	60	1			T533	1		T800	1		T790	1
values[56]	69	1			T533	3		T800	1		T790	1
values[57]	67	1			T533	1		T800	1		T790	1
values[58]	67	1			T533	3		T800	1		T790	1
values[59]	46	1			T533	4		T800	1		T790	1
values[60]	43	1			T533	1		T800	1		T790	1
values[61]	48	1			T533	1		T800	1		T790	1
values[62]	51	1			T533	2		T800	1		T790	1
values[63]	41	1			T533	1		T800	1		T790	1
values[64]	50	1			T533	1		T800	1		T790	1
values[65]	45	1			T533	2		T800	1		T790	1
values[66]	41	1			T533	8		T800	1		T790	1
values[67]	43	1			T533	6		T800	1		T790	1
values[68]	45	1			T533	1		T800	1		T790	1
values[69]	45	1			T533	2		T800	1		T790	1
values[70]	47	1			T533	2		T800	1		T790	1
values[71]	58	1			T533	2		T800	1		T790	1
values[72]	46	1			T533	5		T800	1		T790	1
values[73]	41	1			T533	1		T800	1		T790	1
values[74]	44	1			T533	6		T800	1		T790	1
values[75]	43	1			T533	1		T800	1		T790	1
values[76]	51	1			T533	4		T800	1		T790	1
values[77]	56	1			T533	4		T800	1		T790	1
values[78]	57	1			T533	3		T800	1		T790	1
values[79]	52	1			T533	1		T800	1		T790	1
values[80]	61	1			T533	6		T800	1		T790	1
values[81]	49	1			T533	2		T800	1		T790	1
values[82]	46	1			T533	1		T800	1		T790	1
values[83]	58	1			T533	3		T800	1		T790	1
values[84]	62	1			T533	1		T800	1		T790	1
values[85]	63	1			T533	2		T800	1		T790	1
values[86]	49	1			T533	1		T800	1		T790	1
values[87]	55	1			T533	5		T800	1		T790	1
values[88]	58	1			T533	2		T800	1		T790	1
values[89]	71	1			T533	8		T800	1		T790	1
values[90]	49	1			T533	1		T800	1		T790	1
values[91]	67	1			T533	2		T800	1		T790	1
values[92]	65	1			T533	2		T800	1		T790	1
values[93]	54	1			T533	4		T800	1		T790	1
values[94]	71	1			T533	8		T800	1		T790	1
values[95]	77	1			T533	4		T800	1		T790	1
values[96]	65	1			T533	7		T800	1		T790	1
values[97]	62	1			T533	8		T800	1		T790	1
values[98]	65	1			T533	5		T800	1		T790	1
values[99]	62	1			T533	2		T800	1		T790	1
values[100]	81	1			T533	7		T800	1		T790	1
values[101]	74	1			T533	9		T800	1		T790	1
values[102]	82	1			T533	5		T800	1		T790	1
values[103]	63	1			T533	3		T800	1		T790	1
values[104]	75	1			T533	2		T800	1		T790	1
values[105]	64	1			T533	4		T800	1		T790	1
values[106]	81	1			T533	3		T800	1		T790	1
values[107]	83	1			T533	4		T800	1		T790	1
values[108]	73	1			T533	4		T800	1		T790	1
values[109]	88	1			T533	7		T800	1		T790	1
values[110]	80	1			T533	4		T800	1		T790	1
values[111]	82	1			T533	8		T800	1		T790	1
values[112]	79	1			T533	3		T800	1		T790	1
values[113]	111	1			T533	8		T800	2		T790	1
values[114]	100	1			T533	4		T800	1		T790	1
values[115]	76	1			T533	4		T800	1		T790	1
values[116]	85	1			T533	2		T800	1		T790	1
values[117]	76	1			T533	6		T800	1		T790	1
values[118]	85	1			T533	7		T800	1		T790	1
values[119]	76	1			T533	5		T800	3		T790	1
values[120]	72	1			T533	2		T800	1		T790	1
values[121]	88	1			T533	4		T800	1		T790	1
values[122]	88	1			T533	3		T800	2		T790	1
values[123]	113	1			T533	9		T800	4		T790	1
values[124]	185	1			T533	22		T800	2		T790	1
values[125]	312	1			T533	39		T800	2		T790	1
values[126]	649	1			T533	57		T800	29		T790	13
values[127]	2261	1			T533	23		T800	134		T790	124
values[128]	3769	1			T533	1		T800	192		T790	221