Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.sram_ctrl_ret_aon__regs_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	138307	1			T96	8		T97	4		T98	55
values[2]	9689	1			T98	1		T307	1		T464	2
values[3]	3759	1			T432	1		T448	2		T609	54
values[4]	2263	1			T609	37		T789	74		T801	21
values[5]	1440	1			T609	31		T789	38		T801	16
values[6]	1022	1			T609	20		T789	14		T801	13
values[7]	777	1			T609	20		T789	6		T801	15
values[8]	605	1			T609	2		T789	1		T801	13
values[9]	529	1			T801	6		T796	1		T502	6
values[10]	439	1			T801	6		T796	1		T502	10
values[11]	417	1			T801	9		T796	1		T502	11
values[12]	367	1			T801	5		T796	1		T502	10
values[13]	314	1			T801	4		T796	1		T502	3
values[14]	293	1			T801	6		T796	1		T502	7
values[15]	267	1			T801	4		T796	1		T502	4
values[16]	279	1			T801	5		T796	1		T502	9
values[17]	298	1			T801	8		T796	1		T502	7
values[18]	282	1			T801	21		T796	1		T502	10
values[19]	266	1			T801	18		T796	1		T502	5
values[20]	282	1			T801	6		T796	1		T502	5
values[21]	242	1			T801	6		T796	1		T502	8
values[22]	295	1			T801	5		T796	1		T502	4
values[23]	245	1			T801	6		T796	1		T502	13
values[24]	231	1			T801	6		T796	1		T502	3
values[25]	219	1			T801	9		T796	1		T502	4
values[26]	232	1			T801	7		T796	1		T502	10
values[27]	214	1			T801	2		T796	1		T502	11
values[28]	288	1			T801	11		T796	1		T502	8
values[29]	220	1			T801	4		T796	1		T502	3
values[30]	227	1			T801	7		T796	1		T502	6
values[31]	262	1			T801	5		T796	1		T502	16
values[32]	279	1			T801	7		T796	1		T502	21
values[33]	231	1			T801	12		T796	1		T502	8
values[34]	249	1			T801	10		T796	1		T502	5
values[35]	237	1			T801	6		T796	1		T502	7
values[36]	228	1			T801	7		T796	1		T502	5
values[37]	217	1			T801	10		T796	1		T502	4
values[38]	212	1			T801	7		T796	1		T502	3
values[39]	210	1			T801	5		T796	1		T502	11
values[40]	202	1			T801	4		T796	1		T502	4
values[41]	194	1			T801	5		T796	1		T502	4
values[42]	235	1			T801	7		T796	1		T502	3
values[43]	196	1			T801	7		T796	1		T502	7
values[44]	235	1			T801	3		T796	1		T502	3
values[45]	196	1			T801	9		T796	1		T502	4
values[46]	189	1			T801	6		T796	1		T502	12
values[47]	198	1			T801	5		T796	1		T502	7
values[48]	213	1			T801	12		T796	1		T502	25
values[49]	229	1			T801	18		T796	1		T502	13
values[50]	259	1			T801	6		T796	1		T502	3
values[51]	206	1			T801	9		T796	1		T502	5
values[52]	246	1			T801	8		T796	1		T502	6
values[53]	208	1			T801	8		T796	2		T502	8
values[54]	207	1			T801	3		T796	1		T502	7
values[55]	214	1			T801	8		T796	1		T502	5
values[56]	202	1			T801	9		T796	1		T502	7
values[57]	165	1			T801	6		T796	1		T502	6
values[58]	173	1			T801	14		T796	1		T502	5
values[59]	167	1			T801	9		T796	1		T502	2
values[60]	148	1			T801	7		T796	1		T806	1
values[61]	166	1			T801	12		T796	1		T806	1
values[62]	132	1			T801	3		T796	1		T806	1
values[63]	149	1			T801	4		T796	1		T806	1
values[64]	163	1			T801	13		T796	1		T806	1
values[65]	152	1			T801	6		T796	1		T806	1
values[66]	133	1			T801	10		T796	1		T806	1
values[67]	113	1			T801	2		T796	1		T806	1
values[68]	94	1			T801	8		T796	1		T806	1
values[69]	97	1			T801	3		T796	1		T806	1
values[70]	101	1			T801	11		T796	1		T806	1
values[71]	82	1			T801	4		T796	1		T806	1
values[72]	105	1			T801	12		T796	1		T806	1
values[73]	100	1			T801	7		T796	1		T806	1
values[74]	108	1			T801	3		T796	1		T806	1
values[75]	118	1			T801	6		T796	1		T806	1
values[76]	111	1			T801	1		T796	1		T806	1
values[77]	72	1			T796	1		T806	1		T816	2
values[78]	71	1			T796	1		T806	1		T816	2
values[79]	70	1			T796	1		T806	1		T816	2
values[80]	70	1			T796	1		T806	1		T816	3
values[81]	66	1			T796	1		T806	1		T816	2
values[82]	67	1			T796	1		T806	1		T816	5
values[83]	62	1			T796	1		T806	1		T816	8
values[84]	48	1			T796	2		T806	1		T816	3
values[85]	70	1			T796	3		T806	1		T816	9
values[86]	82	1			T796	9		T806	1		T816	2
values[87]	91	1			T796	7		T806	1		T816	5
values[88]	60	1			T796	5		T806	1		T816	3
values[89]	70	1			T796	4		T806	1		T816	2
values[90]	78	1			T796	2		T806	1		T816	5
values[91]	80	1			T796	1		T806	1		T816	10
values[92]	79	1			T796	2		T806	2		T816	3
values[93]	77	1			T796	3		T806	2		T816	2
values[94]	56	1			T796	3		T806	2		T816	6
values[95]	71	1			T796	4		T806	2		T816	4
values[96]	83	1			T796	3		T806	3		T816	3
values[97]	77	1			T796	1		T806	4		T816	2
values[98]	90	1			T796	3		T806	1		T816	2
values[99]	71	1			T796	1		T806	9		T816	6
values[100]	69	1			T796	3		T806	3		T816	2
values[101]	86	1			T796	3		T806	3		T816	3
values[102]	78	1			T796	2		T806	1		T816	2
values[103]	69	1			T796	1		T806	2		T816	2
values[104]	69	1			T796	5		T806	1		T816	3
values[105]	75	1			T796	2		T806	3		T816	3
values[106]	62	1			T796	1		T806	3		T816	2
values[107]	59	1			T796	1		T806	1		T816	2
values[108]	61	1			T796	2		T806	3		T816	2
values[109]	50	1			T796	2		T806	2		T816	2
values[110]	47	1			T796	1		T806	2		T816	2
values[111]	47	1			T796	1		T806	1		T816	3
values[112]	62	1			T796	1		T806	1		T816	2
values[113]	56	1			T796	2		T806	3		T816	2
values[114]	45	1			T796	2		T806	1		T816	2
values[115]	66	1			T796	1		T806	1		T816	2
values[116]	72	1			T796	1		T806	3		T816	3
values[117]	59	1			T796	2		T806	2		T816	3
values[118]	57	1			T796	2		T806	3		T816	3
values[119]	47	1			T796	1		T806	4		T816	3
values[120]	60	1			T796	2		T806	3		T816	2
values[121]	45	1			T796	1		T806	2		T816	3
values[122]	58	1			T796	1		T806	1		T816	7
values[123]	46	1			T796	1		T806	1		T816	4
values[124]	48	1			T796	4		T806	1		T816	2
values[125]	38	1			T796	1		T806	3		T816	2
values[126]	53	1			T796	4		T806	1		T816	6
values[127]	691	1			T796	27		T806	32		T816	75
values[128]	6636	1			T796	302		T806	258		T816	634