Module Definition
dashboard | hierarchy | modlist | groups | tests | asserts

Module : prim_fifo_sync
SCORELINECONDTOGGLEFSMBRANCHASSERT
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Line Coverage for Module : prim_fifo_sync ( parameter Width=110,Pass=1,Depth=0,OutputZeroIfEmpty=1,Secure=0,DepthW=1 + Width=65,Pass=1,Depth=0,OutputZeroIfEmpty=1,Secure=0,DepthW=1 + Width=108,Pass=1,Depth=0,OutputZeroIfEmpty=1,Secure=0,DepthW=1 + Width=112,Pass=1,Depth=0,OutputZeroIfEmpty=1,Secure=0,DepthW=1 )
Line Coverage for Module self-instances :
SCORELINE
100.00 100.00
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SCORELINE
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SCORELINE
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SCORELINE
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SCORELINE
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SCORELINE
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SCORELINE
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SCORELINE
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SCORELINE
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SCORELINE
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SCORELINE
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SCORELINE
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SCORELINE
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SCORELINE
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SCORELINE
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SCORELINE
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SCORELINE
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SCORELINE
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SCORELINE
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SCORELINE
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SCORELINE
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SCORELINE
100.00 100.00
tb.dut.u_s1n_32.gen_dfifo[1].fifo_d.rspfifo

SCORELINE
100.00 100.00
tb.dut.u_s1n_32.gen_dfifo[2].fifo_d.reqfifo

SCORELINE
100.00 100.00
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SCORELINE
100.00 100.00
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100.00 100.00
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SCORELINE
100.00 100.00
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SCORELINE
100.00 100.00
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SCORELINE
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SCORELINE
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SCORELINE
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SCORELINE
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WARNING: The source file '/workspace/xbar_build_mode/sim-vcs/../src/lowrisc_prim_fifo_0/rtl/prim_fifo_sync.sv' or '../src/lowrisc_prim_fifo_0/rtl/prim_fifo_sync.sv' was not found, so annotated line coverage report could not be generated.
Line No.CoveredStatements
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Line Coverage for Module : prim_fifo_sync ( parameter Width=108,Pass=1,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )
Line Coverage for Module self-instances :
SCORELINE
96.88 100.00
tb.dut.u_sm1_28.u_devicefifo.reqfifo

Line No.TotalCoveredPercent
TOTAL1515100.00
ALWAYS6944100.00
CONT_ASSIGN8111100.00
CONT_ASSIGN8211100.00
CONT_ASSIGN10011100.00
CONT_ASSIGN10111100.00
CONT_ASSIGN10811100.00
ALWAYS11122100.00
CONT_ASSIGN11611100.00
CONT_ASSIGN13011100.00
CONT_ASSIGN13111100.00
CONT_ASSIGN13811100.00
WARNING: The source file '/workspace/xbar_build_mode/sim-vcs/../src/lowrisc_prim_fifo_0/rtl/prim_fifo_sync.sv' or '../src/lowrisc_prim_fifo_0/rtl/prim_fifo_sync.sv' was not found, so annotated line coverage report could not be generated.
Line No.CoveredStatements
69 1 1
70 1 1
71 1 1
72 1 1
MISSING_ELSE
81 1 1
82 1 1
100 1 1
101 1 1
108 1 1
111 1 1
112 1 1
MISSING_ELSE
116 1 1
130 1 1
131 1 1
138 1 1


Line Coverage for Module : prim_fifo_sync ( parameter Width=65,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )
Line Coverage for Module self-instances :
SCORELINE
93.75 100.00
tb.dut.u_sm1_28.u_devicefifo.rspfifo

SCORELINE
93.75 100.00
tb.dut.u_sm1_29.u_devicefifo.rspfifo

SCORELINE
93.75 100.00
tb.dut.u_sm1_31.u_devicefifo.rspfifo

SCORELINE
93.75 100.00
tb.dut.u_sm1_33.u_devicefifo.rspfifo

SCORELINE
93.75 100.00
tb.dut.u_sm1_34.u_devicefifo.rspfifo

SCORELINE
93.75 100.00
tb.dut.u_sm1_43.u_devicefifo.rspfifo

SCORELINE
93.75 100.00
tb.dut.u_sm1_44.u_devicefifo.rspfifo

SCORELINE
93.75 100.00
tb.dut.u_sm1_45.u_devicefifo.rspfifo

SCORELINE
93.75 100.00
tb.dut.u_sm1_46.u_devicefifo.rspfifo

SCORELINE
93.75 100.00
tb.dut.u_sm1_47.u_devicefifo.rspfifo

SCORELINE
93.75 100.00
tb.dut.u_sm1_48.u_devicefifo.rspfifo

SCORELINE
93.75 100.00
tb.dut.u_sm1_49.u_devicefifo.rspfifo

SCORELINE
93.75 100.00
tb.dut.u_sm1_50.u_devicefifo.rspfifo

SCORELINE
93.75 100.00
tb.dut.u_sm1_51.u_devicefifo.rspfifo

SCORELINE
93.75 100.00
tb.dut.u_sm1_52.u_devicefifo.rspfifo

SCORELINE
93.75 100.00
tb.dut.u_sm1_53.u_devicefifo.rspfifo

SCORELINE
93.75 100.00
tb.dut.u_sm1_54.u_devicefifo.rspfifo

SCORELINE
93.75 100.00
tb.dut.u_sm1_55.u_devicefifo.rspfifo

SCORELINE
93.75 100.00
tb.dut.u_sm1_56.u_devicefifo.rspfifo

SCORELINE
95.31 100.00
tb.dut.u_s1n_57.fifo_h.rspfifo

Line No.TotalCoveredPercent
TOTAL1515100.00
ALWAYS6944100.00
CONT_ASSIGN8111100.00
CONT_ASSIGN8211100.00
CONT_ASSIGN10011100.00
CONT_ASSIGN10111100.00
CONT_ASSIGN10811100.00
ALWAYS11122100.00
CONT_ASSIGN11611100.00
CONT_ASSIGN13311100.00
CONT_ASSIGN13411100.00
CONT_ASSIGN13811100.00
WARNING: The source file '/workspace/xbar_build_mode/sim-vcs/../src/lowrisc_prim_fifo_0/rtl/prim_fifo_sync.sv' or '../src/lowrisc_prim_fifo_0/rtl/prim_fifo_sync.sv' was not found, so annotated line coverage report could not be generated.
Line No.CoveredStatements
69 1 1
70 1 1
71 1 1
72 1 1
MISSING_ELSE
81 1 1
82 1 1
100 1 1
101 1 1
108 1 1
111 1 1
112 1 1
MISSING_ELSE
116 1 1
133 1 1
134 1 1
138 1 1


Line Coverage for Module : prim_fifo_sync ( parameter Width=108,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )
Line Coverage for Module self-instances :
SCORELINE
95.31 100.00
tb.dut.u_sm1_29.u_devicefifo.reqfifo

SCORELINE
95.31 100.00
tb.dut.u_sm1_31.u_devicefifo.reqfifo

SCORELINE
95.31 100.00
tb.dut.u_sm1_33.u_devicefifo.reqfifo

SCORELINE
95.31 100.00
tb.dut.u_sm1_34.u_devicefifo.reqfifo

SCORELINE
95.31 100.00
tb.dut.u_sm1_43.u_devicefifo.reqfifo

SCORELINE
95.31 100.00
tb.dut.u_sm1_44.u_devicefifo.reqfifo

SCORELINE
95.31 100.00
tb.dut.u_sm1_45.u_devicefifo.reqfifo

SCORELINE
95.31 100.00
tb.dut.u_sm1_46.u_devicefifo.reqfifo

SCORELINE
95.31 100.00
tb.dut.u_sm1_47.u_devicefifo.reqfifo

SCORELINE
95.31 100.00
tb.dut.u_sm1_48.u_devicefifo.reqfifo

SCORELINE
95.31 100.00
tb.dut.u_sm1_49.u_devicefifo.reqfifo

SCORELINE
95.31 100.00
tb.dut.u_sm1_50.u_devicefifo.reqfifo

SCORELINE
95.31 100.00
tb.dut.u_sm1_51.u_devicefifo.reqfifo

SCORELINE
95.31 100.00
tb.dut.u_sm1_52.u_devicefifo.reqfifo

SCORELINE
95.31 100.00
tb.dut.u_sm1_53.u_devicefifo.reqfifo

SCORELINE
95.31 100.00
tb.dut.u_sm1_54.u_devicefifo.reqfifo

SCORELINE
95.31 100.00
tb.dut.u_sm1_55.u_devicefifo.reqfifo

SCORELINE
95.31 100.00
tb.dut.u_sm1_56.u_devicefifo.reqfifo

Line No.TotalCoveredPercent
TOTAL1515100.00
ALWAYS6944100.00
CONT_ASSIGN8111100.00
CONT_ASSIGN8211100.00
CONT_ASSIGN10011100.00
CONT_ASSIGN10111100.00
CONT_ASSIGN10811100.00
ALWAYS11122100.00
CONT_ASSIGN11611100.00
CONT_ASSIGN13311100.00
CONT_ASSIGN13411100.00
CONT_ASSIGN13811100.00
WARNING: The source file '/workspace/xbar_build_mode/sim-vcs/../src/lowrisc_prim_fifo_0/rtl/prim_fifo_sync.sv' or '../src/lowrisc_prim_fifo_0/rtl/prim_fifo_sync.sv' was not found, so annotated line coverage report could not be generated.
Line No.CoveredStatements
69 1 1
70 1 1
71 1 1
72 1 1
MISSING_ELSE
81 1 1
82 1 1
100 1 1
101 1 1
108 1 1
111 1 1
112 1 1
MISSING_ELSE
116 1 1
133 1 1
134 1 1
138 1 1


Line Coverage for Module : prim_fifo_sync ( parameter Width=112,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )
Line Coverage for Module self-instances :
SCORELINE
93.75 100.00
tb.dut.u_s1n_57.fifo_h.reqfifo

Line No.TotalCoveredPercent
TOTAL1515100.00
ALWAYS6944100.00
CONT_ASSIGN8111100.00
CONT_ASSIGN8211100.00
CONT_ASSIGN10011100.00
CONT_ASSIGN10111100.00
CONT_ASSIGN10811100.00
ALWAYS11122100.00
CONT_ASSIGN11611100.00
CONT_ASSIGN13311100.00
CONT_ASSIGN13411100.00
CONT_ASSIGN13811100.00
WARNING: The source file '/workspace/xbar_build_mode/sim-vcs/../src/lowrisc_prim_fifo_0/rtl/prim_fifo_sync.sv' or '../src/lowrisc_prim_fifo_0/rtl/prim_fifo_sync.sv' was not found, so annotated line coverage report could not be generated.
Line No.CoveredStatements
69 1 1
70 1 1
71 1 1
72 1 1
MISSING_ELSE
81 1 1
82 1 1
100 1 1
101 1 1
108 1 1
111 1 1
112 1 1
MISSING_ELSE
116 1 1
133 1 1
134 1 1
138 1 1


Cond Coverage for Module : prim_fifo_sync ( parameter Width=65,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )
Cond Coverage for Module self-instances :
SCORECOND
93.75 75.00
tb.dut.u_sm1_28.u_devicefifo.rspfifo

SCORECOND
93.75 75.00
tb.dut.u_sm1_29.u_devicefifo.rspfifo

SCORECOND
93.75 75.00
tb.dut.u_sm1_31.u_devicefifo.rspfifo

SCORECOND
93.75 75.00
tb.dut.u_sm1_33.u_devicefifo.rspfifo

SCORECOND
93.75 75.00
tb.dut.u_sm1_34.u_devicefifo.rspfifo

SCORECOND
93.75 75.00
tb.dut.u_sm1_43.u_devicefifo.rspfifo

SCORECOND
93.75 75.00
tb.dut.u_sm1_44.u_devicefifo.rspfifo

SCORECOND
93.75 75.00
tb.dut.u_sm1_45.u_devicefifo.rspfifo

SCORECOND
93.75 75.00
tb.dut.u_sm1_46.u_devicefifo.rspfifo

SCORECOND
93.75 75.00
tb.dut.u_sm1_47.u_devicefifo.rspfifo

SCORECOND
93.75 75.00
tb.dut.u_sm1_48.u_devicefifo.rspfifo

SCORECOND
93.75 75.00
tb.dut.u_sm1_49.u_devicefifo.rspfifo

SCORECOND
93.75 75.00
tb.dut.u_sm1_50.u_devicefifo.rspfifo

SCORECOND
93.75 75.00
tb.dut.u_sm1_51.u_devicefifo.rspfifo

SCORECOND
93.75 75.00
tb.dut.u_sm1_52.u_devicefifo.rspfifo

SCORECOND
93.75 75.00
tb.dut.u_sm1_53.u_devicefifo.rspfifo

SCORECOND
93.75 75.00
tb.dut.u_sm1_54.u_devicefifo.rspfifo

SCORECOND
93.75 75.00
tb.dut.u_sm1_55.u_devicefifo.rspfifo

SCORECOND
93.75 75.00
tb.dut.u_sm1_56.u_devicefifo.rspfifo

SCORECOND
95.31 81.25
tb.dut.u_s1n_57.fifo_h.rspfifo

TotalCoveredPercent
Conditions161381.25
Logical161381.25
Non-Logical00
Event00

 LINE       81
 EXPRESSION (((~full_o)) & ((~gen_normal_fifo.under_rst)))
             -----1-----   ---------------2--------------
-1--2-StatusTests
01CoveredT1,T2,T3
10CoveredT1,T2,T3
11CoveredT1,T2,T3

 LINE       82
 EXPRESSION (((~gen_normal_fifo.empty)) & ((~gen_normal_fifo.under_rst)))
             -------------1------------   ---------------2--------------
-1--2-StatusTests
01CoveredT1,T2,T3
10Not Covered
11CoveredT1,T2,T3

 LINE       100
 EXPRESSION (wvalid_i & wready_o & ((~gen_normal_fifo.under_rst)))
             ----1---   ----2---   ---------------3--------------
-1--2--3-StatusTests
011CoveredT1,T2,T3
101CoveredT1,T2,T3
110Not Covered
111CoveredT1,T2,T3

 LINE       101
 EXPRESSION (rvalid_o & rready_i & ((~gen_normal_fifo.under_rst)))
             ----1---   ----2---   ---------------3--------------
-1--2--3-StatusTests
011CoveredT1,T2,T3
101CoveredT1,T3,T7
110Not Covered
111CoveredT1,T2,T3

 LINE       138
 EXPRESSION (gen_normal_fifo.empty ? (65'(0)) : gen_normal_fifo.rdata_int)
             ----------1----------
-1-StatusTests
0CoveredT1,T2,T3
1CoveredT1,T2,T3

Cond Coverage for Module : prim_fifo_sync ( parameter Width=108,Pass=1,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )
Cond Coverage for Module self-instances :
SCORECOND
96.88 87.50
tb.dut.u_sm1_28.u_devicefifo.reqfifo

TotalCoveredPercent
Conditions242187.50
Logical242187.50
Non-Logical00
Event00

 LINE       81
 EXPRESSION (((~full_o)) & ((~gen_normal_fifo.under_rst)))
             -----1-----   ---------------2--------------
-1--2-StatusTests
01CoveredT1,T3,T7
10CoveredT1,T2,T3
11CoveredT1,T2,T3

 LINE       82
 EXPRESSION (((~gen_normal_fifo.empty)) & ((~gen_normal_fifo.under_rst)))
             -------------1------------   ---------------2--------------
-1--2-StatusTests
01CoveredT1,T2,T3
10Not Covered
11CoveredT1,T2,T3

 LINE       100
 EXPRESSION (wvalid_i & wready_o & ((~gen_normal_fifo.under_rst)))
             ----1---   ----2---   ---------------3--------------
-1--2--3-StatusTests
011CoveredT1,T2,T3
101CoveredT1,T3,T7
110Not Covered
111CoveredT1,T2,T3

 LINE       101
 EXPRESSION (rvalid_o & rready_i & ((~gen_normal_fifo.under_rst)))
             ----1---   ----2---   ---------------3--------------
-1--2--3-StatusTests
011CoveredT1,T2,T3
101CoveredT1,T3,T7
110Not Covered
111CoveredT1,T2,T3

 LINE       130
 EXPRESSION ((gen_normal_fifo.fifo_empty && wvalid_i) ? wdata_i : gen_normal_fifo.storage_rdata)
             --------------------1-------------------
-1-StatusTests
0CoveredT1,T2,T3
1CoveredT1,T2,T3

 LINE       130
 SUB-EXPRESSION (gen_normal_fifo.fifo_empty && wvalid_i)
                 -------------1------------    ----2---
-1--2-StatusTests
01CoveredT1,T3,T7
10CoveredT1,T2,T3
11CoveredT1,T2,T3

 LINE       131
 EXPRESSION (gen_normal_fifo.fifo_empty & ((~wvalid_i)))
             -------------1------------   ------2------
-1--2-StatusTests
01CoveredT1,T3,T7
10CoveredT1,T2,T3
11CoveredT1,T2,T3

 LINE       138
 EXPRESSION (gen_normal_fifo.empty ? (108'(0)) : gen_normal_fifo.rdata_int)
             ----------1----------
-1-StatusTests
0CoveredT1,T2,T3
1CoveredT1,T2,T3

Cond Coverage for Module : prim_fifo_sync ( parameter Width=108,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )
Cond Coverage for Module self-instances :
SCORECOND
95.31 81.25
tb.dut.u_sm1_29.u_devicefifo.reqfifo

SCORECOND
95.31 81.25
tb.dut.u_sm1_31.u_devicefifo.reqfifo

SCORECOND
95.31 81.25
tb.dut.u_sm1_33.u_devicefifo.reqfifo

SCORECOND
95.31 81.25
tb.dut.u_sm1_34.u_devicefifo.reqfifo

SCORECOND
95.31 81.25
tb.dut.u_sm1_43.u_devicefifo.reqfifo

SCORECOND
95.31 81.25
tb.dut.u_sm1_44.u_devicefifo.reqfifo

SCORECOND
95.31 81.25
tb.dut.u_sm1_45.u_devicefifo.reqfifo

SCORECOND
95.31 81.25
tb.dut.u_sm1_46.u_devicefifo.reqfifo

SCORECOND
95.31 81.25
tb.dut.u_sm1_47.u_devicefifo.reqfifo

SCORECOND
95.31 81.25
tb.dut.u_sm1_48.u_devicefifo.reqfifo

SCORECOND
95.31 81.25
tb.dut.u_sm1_49.u_devicefifo.reqfifo

SCORECOND
95.31 81.25
tb.dut.u_sm1_50.u_devicefifo.reqfifo

SCORECOND
95.31 81.25
tb.dut.u_sm1_51.u_devicefifo.reqfifo

SCORECOND
95.31 81.25
tb.dut.u_sm1_52.u_devicefifo.reqfifo

SCORECOND
95.31 81.25
tb.dut.u_sm1_53.u_devicefifo.reqfifo

SCORECOND
95.31 81.25
tb.dut.u_sm1_54.u_devicefifo.reqfifo

SCORECOND
95.31 81.25
tb.dut.u_sm1_55.u_devicefifo.reqfifo

SCORECOND
95.31 81.25
tb.dut.u_sm1_56.u_devicefifo.reqfifo

TotalCoveredPercent
Conditions161381.25
Logical161381.25
Non-Logical00
Event00

 LINE       81
 EXPRESSION (((~full_o)) & ((~gen_normal_fifo.under_rst)))
             -----1-----   ---------------2--------------
-1--2-StatusTests
01CoveredT1,T2,T3
10CoveredT1,T2,T3
11CoveredT1,T2,T3

 LINE       82
 EXPRESSION (((~gen_normal_fifo.empty)) & ((~gen_normal_fifo.under_rst)))
             -------------1------------   ---------------2--------------
-1--2-StatusTests
01CoveredT1,T2,T3
10Not Covered
11CoveredT1,T2,T3

 LINE       100
 EXPRESSION (wvalid_i & wready_o & ((~gen_normal_fifo.under_rst)))
             ----1---   ----2---   ---------------3--------------
-1--2--3-StatusTests
011CoveredT1,T2,T3
101CoveredT1,T2,T3
110Not Covered
111CoveredT1,T2,T3

 LINE       101
 EXPRESSION (rvalid_o & rready_i & ((~gen_normal_fifo.under_rst)))
             ----1---   ----2---   ---------------3--------------
-1--2--3-StatusTests
011CoveredT1,T2,T3
101CoveredT1,T2,T3
110Not Covered
111CoveredT1,T2,T3

 LINE       138
 EXPRESSION (gen_normal_fifo.empty ? (108'(0)) : gen_normal_fifo.rdata_int)
             ----------1----------
-1-StatusTests
0CoveredT1,T2,T3
1CoveredT1,T2,T3

Cond Coverage for Module : prim_fifo_sync ( parameter Width=112,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )
Cond Coverage for Module self-instances :
SCORECOND
93.75 75.00
tb.dut.u_s1n_57.fifo_h.reqfifo

TotalCoveredPercent
Conditions161275.00
Logical161275.00
Non-Logical00
Event00

 LINE       81
 EXPRESSION (((~full_o)) & ((~gen_normal_fifo.under_rst)))
             -----1-----   ---------------2--------------
-1--2-StatusTests
01CoveredT1,T2,T3
10CoveredT1,T2,T3
11CoveredT1,T2,T3

 LINE       82
 EXPRESSION (((~gen_normal_fifo.empty)) & ((~gen_normal_fifo.under_rst)))
             -------------1------------   ---------------2--------------
-1--2-StatusTests
01CoveredT1,T2,T3
10Not Covered
11CoveredT1,T2,T3

 LINE       100
 EXPRESSION (wvalid_i & wready_o & ((~gen_normal_fifo.under_rst)))
             ----1---   ----2---   ---------------3--------------
-1--2--3-StatusTests
011CoveredT1,T2,T3
101CoveredT1,T2,T3
110Not Covered
111CoveredT1,T2,T3

 LINE       101
 EXPRESSION (rvalid_o & rready_i & ((~gen_normal_fifo.under_rst)))
             ----1---   ----2---   ---------------3--------------
-1--2--3-StatusTests
011Not Covered
101CoveredT1,T2,T3
110Not Covered
111CoveredT1,T2,T3

 LINE       138
 EXPRESSION (gen_normal_fifo.empty ? (112'(0)) : gen_normal_fifo.rdata_int)
             ----------1----------
-1-StatusTests
0CoveredT1,T2,T3
1CoveredT1,T2,T3

Branch Coverage for Module : prim_fifo_sync ( parameter Width=108,Pass=1,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )
Branch Coverage for Module self-instances :
SCOREBRANCH
96.88 100.00
tb.dut.u_sm1_28.u_devicefifo.reqfifo

Line No.TotalCoveredPercent
Branches 7 7 100.00
TERNARY 130 2 2 100.00
TERNARY 138 2 2 100.00
IF 69 2 2 100.00
IF 111 1 1 100.00

WARNING: The source file /workspace/xbar_build_mode/sim-vcs/../src/lowrisc_prim_fifo_0/rtl/prim_fifo_sync.sv' or '../src/lowrisc_prim_fifo_0/rtl/prim_fifo_sync.sv was not found/opened, so annotated branch coverage report could not be generated.

LineNo. Expression -1-: 130 ((gen_normal_fifo.fifo_empty && wvalid_i)) ?

Branches:
-1-StatusTests
1 Covered T1,T2,T3
0 Covered T1,T2,T3


LineNo. Expression -1-: 138 (gen_normal_fifo.empty) ?

Branches:
-1-StatusTests
1 Covered T1,T2,T3
0 Covered T1,T2,T3


LineNo. Expression -1-: 69 if ((!rst_ni)) -2-: 71 if (gen_normal_fifo.under_rst)

Branches:
-1--2-StatusTests
1 - Covered T1,T2,T3
0 1 Excluded T1,T2,T3
0 0 Covered T1,T2,T3


LineNo. Expression -1-: 111 if (gen_normal_fifo.fifo_incr_wptr)

Branches:
-1-StatusTests
1 Covered T1,T2,T3
0 Excluded T1,T2,T3


Branch Coverage for Module : prim_fifo_sync ( parameter Width=65,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 + Width=108,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 + Width=112,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 )
Branch Coverage for Module self-instances :
SCOREBRANCH
93.75 100.00
tb.dut.u_sm1_28.u_devicefifo.rspfifo

SCOREBRANCH
93.75 100.00
tb.dut.u_sm1_29.u_devicefifo.rspfifo

SCOREBRANCH
93.75 100.00
tb.dut.u_sm1_31.u_devicefifo.rspfifo

SCOREBRANCH
93.75 100.00
tb.dut.u_sm1_33.u_devicefifo.rspfifo

SCOREBRANCH
93.75 100.00
tb.dut.u_sm1_34.u_devicefifo.rspfifo

SCOREBRANCH
93.75 100.00
tb.dut.u_sm1_43.u_devicefifo.rspfifo

SCOREBRANCH
93.75 100.00
tb.dut.u_sm1_44.u_devicefifo.rspfifo

SCOREBRANCH
93.75 100.00
tb.dut.u_sm1_45.u_devicefifo.rspfifo

SCOREBRANCH
93.75 100.00
tb.dut.u_sm1_46.u_devicefifo.rspfifo

SCOREBRANCH
93.75 100.00
tb.dut.u_sm1_47.u_devicefifo.rspfifo

SCOREBRANCH
93.75 100.00
tb.dut.u_sm1_48.u_devicefifo.rspfifo

SCOREBRANCH
93.75 100.00
tb.dut.u_sm1_49.u_devicefifo.rspfifo

SCOREBRANCH
93.75 100.00
tb.dut.u_sm1_50.u_devicefifo.rspfifo

SCOREBRANCH
93.75 100.00
tb.dut.u_sm1_51.u_devicefifo.rspfifo

SCOREBRANCH
93.75 100.00
tb.dut.u_sm1_52.u_devicefifo.rspfifo

SCOREBRANCH
93.75 100.00
tb.dut.u_sm1_53.u_devicefifo.rspfifo

SCOREBRANCH
93.75 100.00
tb.dut.u_sm1_54.u_devicefifo.rspfifo

SCOREBRANCH
93.75 100.00
tb.dut.u_sm1_55.u_devicefifo.rspfifo

SCOREBRANCH
93.75 100.00
tb.dut.u_sm1_56.u_devicefifo.rspfifo

SCOREBRANCH
95.31 100.00
tb.dut.u_s1n_57.fifo_h.rspfifo

SCOREBRANCH
95.31 100.00
tb.dut.u_sm1_29.u_devicefifo.reqfifo

SCOREBRANCH
95.31 100.00
tb.dut.u_sm1_31.u_devicefifo.reqfifo

SCOREBRANCH
95.31 100.00
tb.dut.u_sm1_33.u_devicefifo.reqfifo

SCOREBRANCH
95.31 100.00
tb.dut.u_sm1_34.u_devicefifo.reqfifo

SCOREBRANCH
95.31 100.00
tb.dut.u_sm1_43.u_devicefifo.reqfifo

SCOREBRANCH
95.31 100.00
tb.dut.u_sm1_44.u_devicefifo.reqfifo

SCOREBRANCH
95.31 100.00
tb.dut.u_sm1_45.u_devicefifo.reqfifo

SCOREBRANCH
95.31 100.00
tb.dut.u_sm1_46.u_devicefifo.reqfifo

SCOREBRANCH
95.31 100.00
tb.dut.u_sm1_47.u_devicefifo.reqfifo

SCOREBRANCH
95.31 100.00
tb.dut.u_sm1_48.u_devicefifo.reqfifo

SCOREBRANCH
95.31 100.00
tb.dut.u_sm1_49.u_devicefifo.reqfifo

SCOREBRANCH
95.31 100.00
tb.dut.u_sm1_50.u_devicefifo.reqfifo

SCOREBRANCH
95.31 100.00
tb.dut.u_sm1_51.u_devicefifo.reqfifo

SCOREBRANCH
95.31 100.00
tb.dut.u_sm1_52.u_devicefifo.reqfifo

SCOREBRANCH
95.31 100.00
tb.dut.u_sm1_53.u_devicefifo.reqfifo

SCOREBRANCH
95.31 100.00
tb.dut.u_sm1_54.u_devicefifo.reqfifo

SCOREBRANCH
95.31 100.00
tb.dut.u_sm1_55.u_devicefifo.reqfifo

SCOREBRANCH
95.31 100.00
tb.dut.u_sm1_56.u_devicefifo.reqfifo

SCOREBRANCH
93.75 100.00
tb.dut.u_s1n_57.fifo_h.reqfifo

Line No.TotalCoveredPercent
Branches 6 6 100.00
TERNARY 138 2 2 100.00
IF 69 3 3 100.00
IF 111 1 1 100.00

WARNING: The source file /workspace/xbar_build_mode/sim-vcs/../src/lowrisc_prim_fifo_0/rtl/prim_fifo_sync.sv' or '../src/lowrisc_prim_fifo_0/rtl/prim_fifo_sync.sv was not found/opened, so annotated branch coverage report could not be generated.

LineNo. Expression -1-: 138 (gen_normal_fifo.empty) ?

Branches:
-1-StatusTests
1 Covered T1,T2,T3
0 Covered T1,T2,T3


LineNo. Expression -1-: 69 if ((!rst_ni)) -2-: 71 if (gen_normal_fifo.under_rst)

Branches:
-1--2-StatusTests
1 - Covered T1,T2,T3
0 1 Covered T1,T2,T3
0 0 Covered T1,T2,T3


LineNo. Expression -1-: 111 if (gen_normal_fifo.fifo_incr_wptr)

Branches:
-1-StatusTests
1 Covered T1,T2,T3
0 Excluded T1,T2,T3


Assert Coverage for Module : prim_fifo_sync
TotalAttemptedPercentSucceeded/MatchedPercent
Assertions 6 6 100.00 6 100.00
Cover properties 0 0 0
Cover sequences 0 0 0
Total 6 6 100.00 6 100.00




Assertion Details

NameAttemptsReal SuccessesFailuresIncomplete
DataKnown_A 2147483647 1379494270 0 0
DepthKnown_A 2147483647 2147483647 0 0
RvalidKnown_A 2147483647 2147483647 0 0
WreadyKnown_A 2147483647 2147483647 0 0
gen_normal_fifo.depthShallNotExceedParamDepth 2147483647 441151828 0 0
gen_passthru_fifo.paramCheckPass 199800 199800 0 0


DataKnown_A
NameAttemptsReal SuccessesFailuresIncomplete
Total 2147483647 1379494270 0 0
T1 44888460 6024265 0 0
T2 533956 5217 0 0
T3 64230610 631368 0 0
T4 31624448 722385 0 0
T7 12469628 202248 0 0
T8 12034708 177640 0 0
T9 87820042 1406063 0 0
T10 2918156 53203 0 0
T11 13710198 165731 0 0
T12 2259750 15359 0 0
T13 0 17345 0 0
T20 0 162770 0 0

DepthKnown_A
NameAttemptsReal SuccessesFailuresIncomplete
Total 2147483647 2147483647 0 0
T1 44888460 44886888 0 0
T2 533956 528192 0 0
T3 64230610 64226418 0 0
T4 31624448 31608728 0 0
T7 12469628 12463864 0 0
T8 12034708 12016630 0 0
T9 87820042 87815064 0 0
T10 2918156 2911606 0 0
T11 13710198 13707054 0 0
T12 2259750 2255296 0 0

RvalidKnown_A
NameAttemptsReal SuccessesFailuresIncomplete
Total 2147483647 2147483647 0 0
T1 44888460 44886888 0 0
T2 533956 528192 0 0
T3 64230610 64226418 0 0
T4 31624448 31608728 0 0
T7 12469628 12463864 0 0
T8 12034708 12016630 0 0
T9 87820042 87815064 0 0
T10 2918156 2911606 0 0
T11 13710198 13707054 0 0
T12 2259750 2255296 0 0

WreadyKnown_A
NameAttemptsReal SuccessesFailuresIncomplete
Total 2147483647 2147483647 0 0
T1 44888460 44886888 0 0
T2 533956 528192 0 0
T3 64230610 64226418 0 0
T4 31624448 31608728 0 0
T7 12469628 12463864 0 0
T8 12034708 12016630 0 0
T9 87820042 87815064 0 0
T10 2918156 2911606 0 0
T11 13710198 13707054 0 0
T12 2259750 2255296 0 0

gen_normal_fifo.depthShallNotExceedParamDepth
NameAttemptsReal SuccessesFailuresIncomplete
Total 2147483647 441151828 0 0
T1 6853200 1923398 0 0
T2 81520 1552 0 0
T3 9806200 232330 0 0
T4 4828160 172875 0 0
T7 1903760 77672 0 0
T8 1837360 82932 0 0
T9 13407640 472954 0 0
T10 445520 14455 0 0
T11 2093160 81656 0 0
T12 345000 5215 0 0
T13 0 4713 0 0

gen_passthru_fifo.paramCheckPass
NameAttemptsReal SuccessesFailuresIncomplete
Total 199800 199800 0 0
T1 222 222 0 0
T2 222 222 0 0
T3 222 222 0 0
T4 222 222 0 0
T7 222 222 0 0
T8 222 222 0 0
T9 222 222 0 0
T10 222 222 0 0
T11 222 222 0 0
T12 222 222 0 0

0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%