Unified Coverage Report :: Module :: prim_onehot_check

Module Definition

dashboard | hierarchy | modlist | groups | tests | asserts

Module : prim_onehot_check

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
100.00			100.00

Source File(s) :
/workspace/default/sim-vcs/../src/lowrisc_prim_onehot_check_0/rtl/prim_onehot_check.sv

Module self-instances :

NAME	SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
tb.dut.u_reg_core.u_prim_reg_we_check.u_prim_onehot_check	100.00			100.00
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_reg_top.u_prim_reg_we_check.u_prim_onehot_check	100.00			100.00

Module Instance : tb.dut.u_reg_core.u_prim_reg_we_check.u_prim_onehot_check

Instance :

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
100.00			100.00

Instance's subtree :

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
100.00			100.00

Parent :

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT	NAME
							u_prim_reg_we_check

Subtrees :

NAME	SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
no children

Module Instance : tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_reg_top.u_prim_reg_we_check.u_prim_onehot_check

Instance :

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
100.00			100.00

Instance's subtree :

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
100.00			100.00

Parent :

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT	NAME
							u_prim_reg_we_check

Subtrees :

NAME	SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
no children

Toggle Coverage for Module : prim_onehot_check ( parameter AddrWidth=7,OneHotWidth=108,AddrCheck=0,EnableCheck=1,StrictCheck=0,EnableAlertTriggerSVA=1,NumLevels=7,gen_tree[0].gen_level[0].Pa=0,gen_tree[1].gen_level[0].Pa=1,gen_tree[1].gen_level[1].Pa=2,gen_tree[2].gen_level[0].Pa=3,gen_tree[2].gen_level[1].Pa=4,gen_tree[2].gen_level[2].Pa=5,gen_tree[2].gen_level[3].Pa=6,gen_tree[3].gen_level[0].Pa=7,gen_tree[3].gen_level[1].Pa=8,gen_tree[3].gen_level[2].Pa=9,gen_tree[3].gen_level[3].Pa=10,gen_tree[3].gen_level[4].Pa=11,gen_tree[3].gen_level[5].Pa=12,gen_tree[3].gen_level[6].Pa=13,gen_tree[3].gen_level[7].Pa=14,gen_tree[4].gen_level[0].Pa=15,gen_tree[4].gen_level[1].Pa=16,gen_tree[4].gen_level[2].Pa=17,gen_tree[4].gen_level[3].Pa=18,gen_tree[4].gen_level[4].Pa=19,gen_tree[4].gen_level[5].Pa=20,gen_tree[4].gen_level[6].Pa=21,gen_tree[4].gen_level[7].Pa=22,gen_tree[4].gen_level[8].Pa=23,gen_tree[4].gen_level[9].Pa=24,gen_tree[4].gen_level[10].Pa=25,gen_tree[4].gen_level[11].Pa=26,gen_tree[4].gen_level[12].Pa=27,gen_tree[4].gen_level[13].Pa=28,gen_tree[4].gen_level[14].Pa=29,gen_tree[4].gen_level[15].Pa=30,gen_tree[5].gen_level[0].Pa=31,gen_tree[5].gen_level[1].Pa=32,gen_tree[5].gen_level[2].Pa=33,gen_tree[5].gen_level[3].Pa=34,gen_tree[5].gen_level[4].Pa=35,gen_tree[5].gen_level[5].Pa=36,gen_tree[5].gen_level[6].Pa=37,gen_tree[5].gen_level[7].Pa=38,gen_tree[5].gen_level[8].Pa=39,gen_tree[5].gen_level[9].Pa=40,gen_tree[5].gen_level[10].Pa=41,gen_tree[5].gen_level[11].Pa=42,gen_tree[5].gen_level[12].Pa=43,gen_tree[5].gen_level[13].Pa=44,gen_tree[5].gen_level[14].Pa=45,gen_tree[5].gen_level[15].Pa=46,gen_tree[5].gen_level[16].Pa=47,gen_tree[5].gen_level[17].Pa=48,gen_tree[5].gen_level[18].Pa=49,gen_tree[5].gen_level[19].Pa=50,gen_tree[5].gen_level[20].Pa=51,gen_tree[5].gen_level[21].Pa=52,gen_tree[5].gen_level[22].Pa=53,gen_tree[5].gen_level[23].Pa=54,gen_tree[5].gen_level[24].Pa=55,gen_tree[5].gen_level[25].Pa=56,gen_tree[5].gen_level[26].Pa=57,gen_tree[5].gen_level[27].Pa=58,gen_tree[5].gen_level[28].Pa=59,gen_tree[5].gen_level[29].Pa=60,gen_tree[5].gen_level[30].Pa=61,gen_tree[5].gen_level[31].Pa=62,gen_tree[6].gen_level[0].Pa=63,gen_tree[6].gen_level[1].Pa=64,gen_tree[6].gen_level[2].Pa=65,gen_tree[6].gen_level[3].Pa=66,gen_tree[6].gen_level[4].Pa=67,gen_tree[6].gen_level[5].Pa=68,gen_tree[6].gen_level[6].Pa=69,gen_tree[6].gen_level[7].Pa=70,gen_tree[6].gen_level[8].Pa=71,gen_tree[6].gen_level[9].Pa=72,gen_tree[6].gen_level[10].Pa=73,gen_tree[6].gen_level[11].Pa=74,gen_tree[6].gen_level[12].Pa=75,gen_tree[6].gen_level[13].Pa=76,gen_tree[6].gen_level[14].Pa=77,gen_tree[6].gen_level[15].Pa=78,gen_tree[6].gen_level[16].Pa=79,gen_tree[6].gen_level[17].Pa=80,gen_tree[6].gen_level[18].Pa=81,gen_tree[6].gen_level[19].Pa=82,gen_tree[6].gen_level[20].Pa=83,gen_tree[6].gen_level[21].Pa=84,gen_tree[6].gen_level[22].Pa=85,gen_tree[6].gen_level[23].Pa=86,gen_tree[6].gen_level[24].Pa=87,gen_tree[6].gen_level[25].Pa=88,gen_tree[6].gen_level[26].Pa=89,gen_tree[6].gen_level[27].Pa=90,gen_tree[6].gen_level[28].Pa=91,gen_tree[6].gen_level[29].Pa=92,gen_tree[6].gen_level[30].Pa=93,gen_tree[6].gen_level[31].Pa=94,gen_tree[6].gen_level[32].Pa=95,gen_tree[6].gen_level[33].Pa=96,gen_tree[6].gen_level[34].Pa=97,gen_tree[6].gen_level[35].Pa=98,gen_tree[6].gen_level[36].Pa=99,gen_tree[6].gen_level[37].Pa=100,gen_tree[6].gen_level[38].Pa=101,gen_tree[6].gen_level[39].Pa=102,gen_tree[6].gen_level[40].Pa=103,gen_tree[6].gen_level[41].Pa=104,gen_tree[6].gen_level[42].Pa=105,gen_tree[6].gen_level[43].Pa=106,gen_tree[6].gen_level[44].Pa=107,gen_tree[6].gen_level[45].Pa=108,gen_tree[6].gen_level[46].Pa=109,gen_tree[6].gen_level[47].Pa=110,gen_tree[6].gen_level[48].Pa=111,gen_tree[6].gen_level[49].Pa=112,gen_tree[6].gen_level[50].Pa=113,gen_tree[6].gen_level[51].Pa=114,gen_tree[6].gen_level[52].Pa=115,gen_tree[6].gen_level[53].Pa=116,gen_tree[6].gen_level[54].Pa=117,gen_tree[6].gen_level[55].Pa=118,gen_tree[6].gen_level[56].Pa=119,gen_tree[6].gen_level[57].Pa=120,gen_tree[6].gen_level[58].Pa=121,gen_tree[6].gen_level[59].Pa=122,gen_tree[6].gen_level[60].Pa=123,gen_tree[6].gen_level[61].Pa=124,gen_tree[6].gen_level[62].Pa=125,gen_tree[6].gen_level[63].Pa=126,gen_tree[7].gen_level[0].Pa=127,gen_tree[7].gen_level[1].Pa=128,gen_tree[7].gen_level[2].Pa=129,gen_tree[7].gen_level[3].Pa=130,gen_tree[7].gen_level[4].Pa=131,gen_tree[7].gen_level[5].Pa=132,gen_tree[7].gen_level[6].Pa=133,gen_tree[7].gen_level[7].Pa=134,gen_tree[7].gen_level[8].Pa=135,gen_tree[7].gen_level[9].Pa=136,gen_tree[7].gen_level[10].Pa=137,gen_tree[7].gen_level[11].Pa=138,gen_tree[7].gen_level[12].Pa=139,gen_tree[7].gen_level[13].Pa=140,gen_tree[7].gen_level[14].Pa=141,gen_tree[7].gen_level[15].Pa=142,gen_tree[7].gen_level[16].Pa=143,gen_tree[7].gen_level[17].Pa=144,gen_tree[7].gen_level[18].Pa=145,gen_tree[7].gen_level[19].Pa=146,gen_tree[7].gen_level[20].Pa=147,gen_tree[7].gen_level[21].Pa=148,gen_tree[7].gen_level[22].Pa=149,gen_tree[7].gen_level[23].Pa=150,gen_tree[7].gen_level[24].Pa=151,gen_tree[7].gen_level[25].Pa=152,gen_tree[7].gen_level[26].Pa=153,gen_tree[7].gen_level[27].Pa=154,gen_tree[7].gen_level[28].Pa=155,gen_tree[7].gen_level[29].Pa=156,gen_tree[7].gen_level[30].Pa=157,gen_tree[7].gen_level[31].Pa=158,gen_tree[7].gen_level[32].Pa=159,gen_tree[7].gen_level[33].Pa=160,gen_tree[7].gen_level[34].Pa=161,gen_tree[7].gen_level[35].Pa=162,gen_tree[7].gen_level[36].Pa=163,gen_tree[7].gen_level[37].Pa=164,gen_tree[7].gen_level[38].Pa=165,gen_tree[7].gen_level[39].Pa=166,gen_tree[7].gen_level[40].Pa=167,gen_tree[7].gen_level[41].Pa=168,gen_tree[7].gen_level[42].Pa=169,gen_tree[7].gen_level[43].Pa=170,gen_tree[7].gen_level[44].Pa=171,gen_tree[7].gen_level[45].Pa=172,gen_tree[7].gen_level[46].Pa=173,gen_tree[7].gen_level[47].Pa=174,gen_tree[7].gen_level[48].Pa=175,gen_tree[7].gen_level[49].Pa=176,gen_tree[7].gen_level[50].Pa=177,gen_tree[7].gen_level[51].Pa=178,gen_tree[7].gen_level[52].Pa=179,gen_tree[7].gen_level[53].Pa=180,gen_tree[7].gen_level[54].Pa=181,gen_tree[7].gen_level[55].Pa=182,gen_tree[7].gen_level[56].Pa=183,gen_tree[7].gen_level[57].Pa=184,gen_tree[7].gen_level[58].Pa=185,gen_tree[7].gen_level[59].Pa=186,gen_tree[7].gen_level[60].Pa=187,gen_tree[7].gen_level[61].Pa=188,gen_tree[7].gen_level[62].Pa=189,gen_tree[7].gen_level[63].Pa=190,gen_tree[7].gen_level[64].Pa=191,gen_tree[7].gen_level[65].Pa=192,gen_tree[7].gen_level[66].Pa=193,gen_tree[7].gen_level[67].Pa=194,gen_tree[7].gen_level[68].Pa=195,gen_tree[7].gen_level[69].Pa=196,gen_tree[7].gen_level[70].Pa=197,gen_tree[7].gen_level[71].Pa=198,gen_tree[7].gen_level[72].Pa=199,gen_tree[7].gen_level[73].Pa=200,gen_tree[7].gen_level[74].Pa=201,gen_tree[7].gen_level[75].Pa=202,gen_tree[7].gen_level[76].Pa=203,gen_tree[7].gen_level[77].Pa=204,gen_tree[7].gen_level[78].Pa=205,gen_tree[7].gen_level[79].Pa=206,gen_tree[7].gen_level[80].Pa=207,gen_tree[7].gen_level[81].Pa=208,gen_tree[7].gen_level[82].Pa=209,gen_tree[7].gen_level[83].Pa=210,gen_tree[7].gen_level[84].Pa=211,gen_tree[7].gen_level[85].Pa=212,gen_tree[7].gen_level[86].Pa=213,gen_tree[7].gen_level[87].Pa=214,gen_tree[7].gen_level[88].Pa=215,gen_tree[7].gen_level[89].Pa=216,gen_tree[7].gen_level[90].Pa=217,gen_tree[7].gen_level[91].Pa=218,gen_tree[7].gen_level[92].Pa=219,gen_tree[7].gen_level[93].Pa=220,gen_tree[7].gen_level[94].Pa=221,gen_tree[7].gen_level[95].Pa=222,gen_tree[7].gen_level[96].Pa=223,gen_tree[7].gen_level[97].Pa=224,gen_tree[7].gen_level[98].Pa=225,gen_tree[7].gen_level[99].Pa=226,gen_tree[7].gen_level[100].Pa=227,gen_tree[7].gen_level[101].Pa=228,gen_tree[7].gen_level[102].Pa=229,gen_tree[7].gen_level[103].Pa=230,gen_tree[7].gen_level[104].Pa=231,gen_tree[7].gen_level[105].Pa=232,gen_tree[7].gen_level[106].Pa=233,gen_tree[7].gen_level[107].Pa=234,gen_tree[7].gen_level[108].Pa=235,gen_tree[7].gen_level[109].Pa=236,gen_tree[7].gen_level[110].Pa=237,gen_tree[7].gen_level[111].Pa=238,gen_tree[7].gen_level[112].Pa=239,gen_tree[7].gen_level[113].Pa=240,gen_tree[7].gen_level[114].Pa=241,gen_tree[7].gen_level[115].Pa=242,gen_tree[7].gen_level[116].Pa=243,gen_tree[7].gen_level[117].Pa=244,gen_tree[7].gen_level[118].Pa=245,gen_tree[7].gen_level[119].Pa=246,gen_tree[7].gen_level[120].Pa=247,gen_tree[7].gen_level[121].Pa=248,gen_tree[7].gen_level[122].Pa=249,gen_tree[7].gen_level[123].Pa=250,gen_tree[7].gen_level[124].Pa=251,gen_tree[7].gen_level[125].Pa=252,gen_tree[7].gen_level[126].Pa=253,gen_tree[7].gen_level[127].Pa=254 )
Toggle Coverage for Module self-instances :

SCORE	TOGGLE
100.00	100.00

tb.dut.u_reg_core.u_prim_reg_we_check.u_prim_onehot_check

	Total	Covered	Percent
Totals	5	5	100.00
Total Bits	206	206	100.00
Total Bits 0->1	103	103	100.00
Total Bits 1->0	103	103	100.00


Ports	5	5	100.00
Port Bits	206	206	100.00
Port Bits 0->1	103	103	100.00
Port Bits 1->0	103	103	100.00

**Port Details**
Name	Toggle	Toggle 1->0	Tests	Toggle 0->1	Tests	Direction
clk_i	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	INPUT
rst_ni	Yes	Yes	T17,T11,T18	Yes	T1,T2,T3	INPUT
oh_i[6:0]	Yes	Yes	T1,T2,*T3	Yes	T1,T2,T3	INPUT
oh_i[7]	Unreachable	Unreachable		Unreachable		INPUT
oh_i[92:8]	Yes	Yes	T1,T2,*T3	Yes	T1,T2,T3	INPUT
oh_i[94:93]	Unreachable	Unreachable		Unreachable		INPUT
oh_i[95]	Yes	Yes	T1,T17,*T5	Yes	T1,T17,T5	INPUT
oh_i[96]	Unreachable	Unreachable		Unreachable		INPUT
oh_i[97]	Yes	Yes	T16,T42,*T43	Yes	T16,T42,T43	INPUT
oh_i[98]	Unreachable	Unreachable		Unreachable		INPUT
oh_i[99]	Yes	Yes	T16,T42,*T43	Yes	T16,T42,T43	INPUT
oh_i[101:100]	Unreachable	Unreachable		Unreachable		INPUT
oh_i[102]	Yes	Yes	T42,T43,*T190	Yes	T42,T43,T190	INPUT
oh_i[103]	Unreachable	Unreachable		Unreachable		INPUT
oh_i[106:104]	Yes	Yes	T16,T42,*T43	Yes	T16,T42,T43	INPUT
oh_i[107]	Unreachable	Unreachable		Unreachable		INPUT
addr_i[6:0]	Unreachable	Unreachable		Unreachable		INPUT
en_i	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	INPUT
err_o	Yes	Yes	T16,T42,T43	Yes	T16,T42,T43	OUTPUT

*Tests covering at least one bit in the range

Toggle Coverage for Module : prim_onehot_check ( parameter AddrWidth=5,OneHotWidth=21,AddrCheck=0,EnableCheck=1,StrictCheck=0,EnableAlertTriggerSVA=1,NumLevels=5,gen_tree[0].gen_level[0].Pa=0,gen_tree[1].gen_level[0].Pa=1,gen_tree[1].gen_level[1].Pa=2,gen_tree[2].gen_level[0].Pa=3,gen_tree[2].gen_level[1].Pa=4,gen_tree[2].gen_level[2].Pa=5,gen_tree[2].gen_level[3].Pa=6,gen_tree[3].gen_level[0].Pa=7,gen_tree[3].gen_level[1].Pa=8,gen_tree[3].gen_level[2].Pa=9,gen_tree[3].gen_level[3].Pa=10,gen_tree[3].gen_level[4].Pa=11,gen_tree[3].gen_level[5].Pa=12,gen_tree[3].gen_level[6].Pa=13,gen_tree[3].gen_level[7].Pa=14,gen_tree[4].gen_level[0].Pa=15,gen_tree[4].gen_level[1].Pa=16,gen_tree[4].gen_level[2].Pa=17,gen_tree[4].gen_level[3].Pa=18,gen_tree[4].gen_level[4].Pa=19,gen_tree[4].gen_level[5].Pa=20,gen_tree[4].gen_level[6].Pa=21,gen_tree[4].gen_level[7].Pa=22,gen_tree[4].gen_level[8].Pa=23,gen_tree[4].gen_level[9].Pa=24,gen_tree[4].gen_level[10].Pa=25,gen_tree[4].gen_level[11].Pa=26,gen_tree[4].gen_level[12].Pa=27,gen_tree[4].gen_level[13].Pa=28,gen_tree[4].gen_level[14].Pa=29,gen_tree[4].gen_level[15].Pa=30,gen_tree[5].gen_level[0].Pa=31,gen_tree[5].gen_level[1].Pa=32,gen_tree[5].gen_level[2].Pa=33,gen_tree[5].gen_level[3].Pa=34,gen_tree[5].gen_level[4].Pa=35,gen_tree[5].gen_level[5].Pa=36,gen_tree[5].gen_level[6].Pa=37,gen_tree[5].gen_level[7].Pa=38,gen_tree[5].gen_level[8].Pa=39,gen_tree[5].gen_level[9].Pa=40,gen_tree[5].gen_level[10].Pa=41,gen_tree[5].gen_level[11].Pa=42,gen_tree[5].gen_level[12].Pa=43,gen_tree[5].gen_level[13].Pa=44,gen_tree[5].gen_level[14].Pa=45,gen_tree[5].gen_level[15].Pa=46,gen_tree[5].gen_level[16].Pa=47,gen_tree[5].gen_level[17].Pa=48,gen_tree[5].gen_level[18].Pa=49,gen_tree[5].gen_level[19].Pa=50,gen_tree[5].gen_level[20].Pa=51,gen_tree[5].gen_level[21].Pa=52,gen_tree[5].gen_level[22].Pa=53,gen_tree[5].gen_level[23].Pa=54,gen_tree[5].gen_level[24].Pa=55,gen_tree[5].gen_level[25].Pa=56,gen_tree[5].gen_level[26].Pa=57,gen_tree[5].gen_level[27].Pa=58,gen_tree[5].gen_level[28].Pa=59,gen_tree[5].gen_level[29].Pa=60,gen_tree[5].gen_level[30].Pa=61,gen_tree[5].gen_level[31].Pa=62 )
Toggle Coverage for Module self-instances :

SCORE	TOGGLE
100.00	100.00

tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_reg_top.u_prim_reg_we_check.u_prim_onehot_check

	Total	Covered	Percent
Totals	5	5	100.00
Total Bits	50	50	100.00
Total Bits 0->1	25	25	100.00
Total Bits 1->0	25	25	100.00


Ports	5	5	100.00
Port Bits	50	50	100.00
Port Bits 0->1	25	25	100.00
Port Bits 1->0	25	25	100.00

**Port Details**
Name	Toggle	Toggle 1->0	Tests	Toggle 0->1	Tests	Direction
clk_i	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	INPUT
rst_ni	Yes	Yes	T17,T11,T18	Yes	T1,T2,T3	INPUT
oh_i[20:0]	Yes	Yes	T16,T42,T43	Yes	T16,T42,T43	INPUT
addr_i[4:0]	Unreachable	Unreachable		Unreachable		INPUT
en_i	Yes	Yes	T16,T42,T43	Yes	T16,T42,T43	INPUT
err_o	Yes	Yes	T16,T42,T43	Yes	T16,T42,T43	OUTPUT

Toggle Coverage for Instance : tb.dut.u_reg_core.u_prim_reg_we_check.u_prim_onehot_check

	Total	Covered	Percent
Totals	5	5	100.00
Total Bits	206	206	100.00
Total Bits 0->1	103	103	100.00
Total Bits 1->0	103	103	100.00


Ports	5	5	100.00
Port Bits	206	206	100.00
Port Bits 0->1	103	103	100.00
Port Bits 1->0	103	103	100.00

**Port Details**
Name	Toggle	Toggle 1->0	Tests	Toggle 0->1	Tests	Direction
clk_i	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	INPUT
rst_ni	Yes	Yes	T17,T11,T18	Yes	T1,T2,T3	INPUT
oh_i[6:0]	Yes	Yes	T1,T2,*T3	Yes	T1,T2,T3	INPUT
oh_i[7]	Unreachable	Unreachable		Unreachable		INPUT
oh_i[92:8]	Yes	Yes	T1,T2,*T3	Yes	T1,T2,T3	INPUT
oh_i[94:93]	Unreachable	Unreachable		Unreachable		INPUT
oh_i[95]	Yes	Yes	T1,T17,*T5	Yes	T1,T17,T5	INPUT
oh_i[96]	Unreachable	Unreachable		Unreachable		INPUT
oh_i[97]	Yes	Yes	T16,T42,*T43	Yes	T16,T42,T43	INPUT
oh_i[98]	Unreachable	Unreachable		Unreachable		INPUT
oh_i[99]	Yes	Yes	T16,T42,*T43	Yes	T16,T42,T43	INPUT
oh_i[101:100]	Unreachable	Unreachable		Unreachable		INPUT
oh_i[102]	Yes	Yes	T42,T43,*T190	Yes	T42,T43,T190	INPUT
oh_i[103]	Unreachable	Unreachable		Unreachable		INPUT
oh_i[106:104]	Yes	Yes	T16,T42,*T43	Yes	T16,T42,T43	INPUT
oh_i[107]	Unreachable	Unreachable		Unreachable		INPUT
addr_i[6:0]	Unreachable	Unreachable		Unreachable		INPUT
en_i	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	INPUT
err_o	Yes	Yes	T16,T42,T43	Yes	T16,T42,T43	OUTPUT

*Tests covering at least one bit in the range

Toggle Coverage for Instance : tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_reg_top.u_prim_reg_we_check.u_prim_onehot_check

	Total	Covered	Percent
Totals	5	5	100.00
Total Bits	50	50	100.00
Total Bits 0->1	25	25	100.00
Total Bits 1->0	25	25	100.00


Ports	5	5	100.00
Port Bits	50	50	100.00
Port Bits 0->1	25	25	100.00
Port Bits 1->0	25	25	100.00

**Port Details**
Name	Toggle	Toggle 1->0	Tests	Toggle 0->1	Tests	Direction
clk_i	Yes	Yes	T1,T2,T3	Yes	T1,T2,T3	INPUT
rst_ni	Yes	Yes	T17,T11,T18	Yes	T1,T2,T3	INPUT
oh_i[20:0]	Yes	Yes	T16,T42,T43	Yes	T16,T42,T43	INPUT
addr_i[4:0]	Unreachable	Unreachable		Unreachable		INPUT
en_i	Yes	Yes	T16,T42,T43	Yes	T16,T42,T43	INPUT
err_o	Yes	Yes	T16,T42,T43	Yes	T16,T42,T43	OUTPUT

0%

10%

20%

30%

40%

50%

60%

70%

80%

90%

100%