Module Definition
dashboard | hierarchy | modlist | groups | tests | asserts



Module Instance : tb.dut.u_reg_core.u_prim_reg_we_check.u_prim_onehot_check

Instance :
SCORELINECONDTOGGLEFSMBRANCHASSERT
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SCORELINECONDTOGGLEFSMBRANCHASSERT
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Parent :
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no children



Module Instance : tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_reg_top.u_prim_reg_we_check.u_prim_onehot_check

Instance :
SCORELINECONDTOGGLEFSMBRANCHASSERT
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SCORELINECONDTOGGLEFSMBRANCHASSERT
100.00 100.00


Parent :
SCORELINECONDTOGGLEFSMBRANCHASSERTNAME
u_prim_reg_we_check


Subtrees :
NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
no children

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Toggle Coverage for Module self-instances :
SCORETOGGLE
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TotalCoveredPercent
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Total Bits 1->0 103 103 100.00

Ports 5 5 100.00
Port Bits 206 206 100.00
Port Bits 0->1 103 103 100.00
Port Bits 1->0 103 103 100.00

Port Details
NameToggleToggle 1->0TestsToggle 0->1TestsDirection
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oh_i[7] Unreachable Unreachable Unreachable INPUT
oh_i[92:8] Yes Yes *T1,*T2,*T3 Yes T1,T2,T3 INPUT
oh_i[94:93] Unreachable Unreachable Unreachable INPUT
oh_i[95] Yes Yes *T24,*T25,*T13 Yes T24,T25,T13 INPUT
oh_i[96] Unreachable Unreachable Unreachable INPUT
oh_i[97] Yes Yes *T13,*T14,*T15 Yes T13,T14,T15 INPUT
oh_i[98] Unreachable Unreachable Unreachable INPUT
oh_i[99] Yes Yes *T13,*T14,*T15 Yes T13,T14,T15 INPUT
oh_i[101:100] Unreachable Unreachable Unreachable INPUT
oh_i[102] Yes Yes *T13,*T14,*T15 Yes T13,T14,T15 INPUT
oh_i[103] Unreachable Unreachable Unreachable INPUT
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oh_i[107] Unreachable Unreachable Unreachable INPUT
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*Tests covering at least one bit in the range

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Toggle Coverage for Module self-instances :
SCORETOGGLE
100.00 100.00
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_reg_top.u_prim_reg_we_check.u_prim_onehot_check

TotalCoveredPercent
Totals 5 5 100.00
Total Bits 50 50 100.00
Total Bits 0->1 25 25 100.00
Total Bits 1->0 25 25 100.00

Ports 5 5 100.00
Port Bits 50 50 100.00
Port Bits 0->1 25 25 100.00
Port Bits 1->0 25 25 100.00

Port Details
NameToggleToggle 1->0TestsToggle 0->1TestsDirection
clk_i Yes Yes T1,T2,T3 Yes T1,T2,T3 INPUT
rst_ni Yes Yes T1,T3,T11 Yes T1,T2,T3 INPUT
oh_i[20:0] Yes Yes T13,T15,T55 Yes T13,T15,T55 INPUT
addr_i[4:0] Unreachable Unreachable Unreachable INPUT
en_i Yes Yes T13,T14,T15 Yes T13,T14,T15 INPUT
err_o Yes Yes T13,T14,T15 Yes T13,T14,T15 OUTPUT

Toggle Coverage for Instance : tb.dut.u_reg_core.u_prim_reg_we_check.u_prim_onehot_check
TotalCoveredPercent
Totals 5 5 100.00
Total Bits 206 206 100.00
Total Bits 0->1 103 103 100.00
Total Bits 1->0 103 103 100.00

Ports 5 5 100.00
Port Bits 206 206 100.00
Port Bits 0->1 103 103 100.00
Port Bits 1->0 103 103 100.00

Port Details
NameToggleToggle 1->0TestsToggle 0->1TestsDirection
clk_i Yes Yes T1,T2,T3 Yes T1,T2,T3 INPUT
rst_ni Yes Yes T1,T3,T11 Yes T1,T2,T3 INPUT
oh_i[6:0] Yes Yes *T2,*T4,*T18 Yes T2,T4,T18 INPUT
oh_i[7] Unreachable Unreachable Unreachable INPUT
oh_i[92:8] Yes Yes *T1,*T2,*T3 Yes T1,T2,T3 INPUT
oh_i[94:93] Unreachable Unreachable Unreachable INPUT
oh_i[95] Yes Yes *T24,*T25,*T13 Yes T24,T25,T13 INPUT
oh_i[96] Unreachable Unreachable Unreachable INPUT
oh_i[97] Yes Yes *T13,*T14,*T15 Yes T13,T14,T15 INPUT
oh_i[98] Unreachable Unreachable Unreachable INPUT
oh_i[99] Yes Yes *T13,*T14,*T15 Yes T13,T14,T15 INPUT
oh_i[101:100] Unreachable Unreachable Unreachable INPUT
oh_i[102] Yes Yes *T13,*T14,*T15 Yes T13,T14,T15 INPUT
oh_i[103] Unreachable Unreachable Unreachable INPUT
oh_i[106:104] Yes Yes T13,*T14,*T15 Yes T13,T14,T15 INPUT
oh_i[107] Unreachable Unreachable Unreachable INPUT
addr_i[6:0] Unreachable Unreachable Unreachable INPUT
en_i Yes Yes T1,T2,T3 Yes T1,T2,T3 INPUT
err_o Yes Yes T13,T14,T15 Yes T13,T14,T15 OUTPUT

*Tests covering at least one bit in the range
Toggle Coverage for Instance : tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_reg_top.u_prim_reg_we_check.u_prim_onehot_check
TotalCoveredPercent
Totals 5 5 100.00
Total Bits 50 50 100.00
Total Bits 0->1 25 25 100.00
Total Bits 1->0 25 25 100.00

Ports 5 5 100.00
Port Bits 50 50 100.00
Port Bits 0->1 25 25 100.00
Port Bits 1->0 25 25 100.00

Port Details
NameToggleToggle 1->0TestsToggle 0->1TestsDirection
clk_i Yes Yes T1,T2,T3 Yes T1,T2,T3 INPUT
rst_ni Yes Yes T1,T3,T11 Yes T1,T2,T3 INPUT
oh_i[20:0] Yes Yes T13,T15,T55 Yes T13,T15,T55 INPUT
addr_i[4:0] Unreachable Unreachable Unreachable INPUT
en_i Yes Yes T13,T14,T15 Yes T13,T14,T15 INPUT
err_o Yes Yes T13,T14,T15 Yes T13,T14,T15 OUTPUT

0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%