Group : keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
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Group : keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
SCOREWEIGHTGOALAT LEASTAUTO BIN MAXPRINT MISSING
81.10 1 100 1 64 64


Source File(s) :
/workspace/default/sim-vcs/../src/lowrisc_dv_keymgr_env_0.1/keymgr_env_cov.sv


Summary for Group keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg

CATEGORY   EXPECTED   UNCOVERED   COVERED   PERCENT   
Variables 51 0 51 100.00
Crosses 330 72 258 78.18


Variables for Group keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
VARIABLE   EXPECTED   UNCOVERED   COVERED   PERCENT   GOAL   WEIGHT   AT LEAST   AUTO BIN MAX   COMMENT   
aes_sl_avail 2 0 2 100.00 100 1 1 2
aes_sl_avail_cp 2 0 2 100.00 100 1 1 2
kmac_sl_avail 2 0 2 100.00 100 1 1 2
kmac_sl_avail_cp 2 0 2 100.00 100 1 1 2
op 5 0 5 100.00 100 1 1 0
op_cp 5 0 5 100.00 100 1 1 0
otbn_sl_avail 2 0 2 100.00 100 1 1 2
otbn_sl_avail_cp 2 0 2 100.00 100 1 1 2
regwen_cp 2 0 2 100.00 100 1 1 2
sideload_clear 8 0 8 100.00 100 1 1 8
sideload_clear_cp 5 0 5 100.00 100 1 1 0
state 7 0 7 100.00 100 1 1 0
state_cp 7 0 7 100.00 100 1 1 0


Crosses for Group keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
CROSS   EXPECTED   UNCOVERED   COVERED   PERCENT   GOAL   WEIGHT   AT LEAST   PRINT MISSING   COMMENT   
sideload_clear_x_state_op_cross 280 53 227 81.07 100 1 1 0
sideload_clear_x_sl_avail_cross 40 19 21 52.50 100 1 1 0
sideload_clear_x_regwen_cross 10 0 10 100.00 100 1 1 0


Summary for Variable aes_sl_avail

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for aes_sl_avail

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4520 1 T4 1 T5 9 T14 19
auto[1] 515 1 T4 1 T14 5 T80 3


Summary for Variable aes_sl_avail_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for aes_sl_avail_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4520 1 T4 1 T5 9 T14 19
auto[1] 515 1 T4 1 T14 5 T80 3


Summary for Variable kmac_sl_avail

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for kmac_sl_avail

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4502 1 T4 2 T5 9 T14 19
auto[1] 533 1 T14 5 T15 2 T80 2


Summary for Variable kmac_sl_avail_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for kmac_sl_avail_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4502 1 T4 2 T5 9 T14 19
auto[1] 533 1 T14 5 T15 2 T80 2


Summary for Variable op

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 5 0 5 100.00


Automatically Generated Bins for op

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[OpAdvance] 408 1 T14 1 T16 1 T36 1
auto[OpGenId] 1039 1 T4 1 T14 7 T16 1
auto[OpGenSwOut] 1065 1 T14 9 T16 2 T18 1
auto[OpGenHwOut] 2469 1 T4 1 T5 9 T14 6
auto[OpDisable] 54 1 T14 1 T18 1 T58 1


Summary for Variable op_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 5 0 5 100.00


Automatically Generated Bins for op_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[OpAdvance] 408 1 T14 1 T16 1 T36 1
auto[OpGenId] 1039 1 T4 1 T14 7 T16 1
auto[OpGenSwOut] 1065 1 T14 9 T16 2 T18 1
auto[OpGenHwOut] 2469 1 T4 1 T5 9 T14 6
auto[OpDisable] 54 1 T14 1 T18 1 T58 1


Summary for Variable otbn_sl_avail

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for otbn_sl_avail

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4546 1 T4 2 T5 5 T14 21
auto[1] 489 1 T5 4 T14 3 T18 1


Summary for Variable otbn_sl_avail_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for otbn_sl_avail_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4546 1 T4 2 T5 5 T14 21
auto[1] 489 1 T5 4 T14 3 T18 1


Summary for Variable regwen_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for regwen_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4789 1 T4 2 T5 9 T14 24
auto[1] 246 1 T122 4 T138 4 T139 10


Summary for Variable sideload_clear

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 8 0 8 100.00


Automatically Generated Bins for sideload_clear

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 1788 1 T4 1 T5 2 T14 11
auto[1] 655 1 T14 3 T15 1 T82 2
auto[2] 634 1 T4 1 T5 3 T14 3
auto[3] 656 1 T5 2 T14 3 T18 1
auto[4] 312 1 T15 1 T16 1 T36 1
auto[5] 345 1 T14 2 T15 2 T28 2
auto[6] 313 1 T14 1 T15 2 T82 1
auto[7] 332 1 T5 2 T14 1 T15 1


Summary for Variable sideload_clear_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
User Defined Bins 5 0 5 100.00


User Defined Bins for sideload_clear_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
clear_all 1302 1 T5 2 T14 4 T15 6
clear_one[1] 655 1 T14 3 T15 1 T82 2
clear_one[2] 634 1 T4 1 T5 3 T14 3
clear_one[3] 656 1 T5 2 T14 3 T18 1
clear_none 1788 1 T4 1 T5 2 T14 11


Summary for Variable state

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 7 0 7 100.00


Automatically Generated Bins for state

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[StReset] 1032 1 T5 1 T14 6 T15 3
auto[StInit] 729 1 T4 1 T5 1 T14 2
auto[StCreatorRootKey] 542 1 T5 1 T14 2 T15 1
auto[StOwnerIntKey] 487 1 T5 1 T14 2 T15 1
auto[StOwnerKey] 436 1 T5 1 T14 3 T15 1
auto[StDisabled] 1650 1 T4 1 T5 4 T14 9
auto[StInvalid] 159 1 T16 5 T28 3 T68 5


Summary for Variable state_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 7 0 7 100.00


Automatically Generated Bins for state_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[StReset] 1032 1 T5 1 T14 6 T15 3
auto[StInit] 729 1 T4 1 T5 1 T14 2
auto[StCreatorRootKey] 542 1 T5 1 T14 2 T15 1
auto[StOwnerIntKey] 487 1 T5 1 T14 2 T15 1
auto[StOwnerKey] 436 1 T5 1 T14 3 T15 1
auto[StDisabled] 1650 1 T4 1 T5 4 T14 9
auto[StInvalid] 159 1 T16 5 T28 3 T68 5


Summary for Cross sideload_clear_x_state_op_cross

Samples crossed: sideload_clear state op
CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENTMISSING
Automatically Generated Cross Bins 280 53 227 81.07 53


Automatically Generated Cross Bins for sideload_clear_x_state_op_cross

Uncovered bins
sideload_clear   state   op   COUNT   AT LEAST   NUMBER   STATUS   
[auto[0] - auto[1]] [auto[StReset] , auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 10
[auto[0] - auto[1]] [auto[StInvalid]] [auto[OpDisable]] -- -- 2
[auto[2]] [auto[StReset]] [auto[OpAdvance]] 0 1 1
[auto[2]] [auto[StReset]] [auto[OpDisable]] 0 1 1
[auto[2]] [auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 4
[auto[2]] [auto[StInvalid]] [auto[OpAdvance]] 0 1 1
[auto[2]] [auto[StInvalid]] [auto[OpDisable]] 0 1 1
[auto[3] - auto[4]] [auto[StReset] , auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 10
[auto[3] - auto[4]] [auto[StInvalid]] [auto[OpDisable]] -- -- 2
[auto[5] - auto[7]] [auto[StReset]] [auto[OpAdvance]] -- -- 3
[auto[5] - auto[7]] [auto[StReset]] [auto[OpDisable]] -- -- 3
[auto[5] - auto[7]] [auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 12
[auto[5] - auto[7]] [auto[StInvalid]] [auto[OpDisable]] -- -- 3


Covered bins
sideload_clear   state   op   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] auto[StReset] auto[OpAdvance] 1 1 T222 1 - - - -
auto[0] auto[StReset] auto[OpGenId] 158 1 T14 1 T80 1 T29 1
auto[0] auto[StReset] auto[OpGenSwOut] 159 1 T14 2 T102 1 T64 1
auto[0] auto[StReset] auto[OpGenHwOut] 276 1 T5 1 T14 1 T15 2
auto[0] auto[StInit] auto[OpAdvance] 49 1 T48 1 T89 1 T223 1
auto[0] auto[StInit] auto[OpGenId] 95 1 T132 1 T24 1 T208 1
auto[0] auto[StInit] auto[OpGenSwOut] 101 1 T14 1 T18 1 T80 1
auto[0] auto[StInit] auto[OpGenHwOut] 165 1 T4 1 T36 1 T104 1
auto[0] auto[StCreatorRootKey] auto[OpAdvance] 30 1 T137 1 T138 1 T76 1
auto[0] auto[StCreatorRootKey] auto[OpGenId] 43 1 T32 1 T65 1 T223 1
auto[0] auto[StCreatorRootKey] auto[OpGenSwOut] 50 1 T29 1 T48 1 T122 1
auto[0] auto[StCreatorRootKey] auto[OpGenHwOut] 70 1 T29 1 T197 1 T138 1
auto[0] auto[StOwnerIntKey] auto[OpAdvance] 12 1 T79 1 T122 1 T76 1
auto[0] auto[StOwnerIntKey] auto[OpGenId] 26 1 T104 1 T224 1 T225 1
auto[0] auto[StOwnerIntKey] auto[OpGenSwOut] 33 1 T14 1 T56 1 T226 1
auto[0] auto[StOwnerIntKey] auto[OpGenHwOut] 52 1 T48 1 T138 1 T56 1
auto[0] auto[StOwnerKey] auto[OpAdvance] 13 1 T79 1 T20 1 T65 1
auto[0] auto[StOwnerKey] auto[OpGenId] 27 1 T29 1 T122 1 T45 1
auto[0] auto[StOwnerKey] auto[OpGenSwOut] 17 1 T29 1 T138 1 T225 1
auto[0] auto[StOwnerKey] auto[OpGenHwOut] 54 1 T195 1 T197 1 T227 1
auto[0] auto[StDisabled] auto[OpAdvance] 23 1 T225 1 T96 1 T216 1
auto[0] auto[StDisabled] auto[OpGenId] 54 1 T14 1 T18 1 T29 1
auto[0] auto[StDisabled] auto[OpGenSwOut] 47 1 T14 1 T138 2 T67 1
auto[0] auto[StDisabled] auto[OpGenHwOut] 168 1 T5 1 T14 2 T15 2
auto[0] auto[StDisabled] auto[OpDisable] 17 1 T14 1 T228 1 T45 1
auto[0] auto[StInvalid] auto[OpAdvance] 7 1 T16 1 T68 1 T198 1
auto[0] auto[StInvalid] auto[OpGenId] 19 1 T16 1 T68 1 T188 1
auto[0] auto[StInvalid] auto[OpGenSwOut] 12 1 T98 1 T185 1 T193 1
auto[0] auto[StInvalid] auto[OpGenHwOut] 10 1 T28 1 T68 2 T188 1
auto[1] auto[StReset] auto[OpAdvance] 1 1 T229 1 - - - -
auto[1] auto[StReset] auto[OpGenId] 18 1 T26 1 T45 2 T230 1
auto[1] auto[StReset] auto[OpGenSwOut] 19 1 T26 1 T190 1 T139 1
auto[1] auto[StReset] auto[OpGenHwOut] 44 1 T15 1 T29 1 T19 1
auto[1] auto[StInit] auto[OpAdvance] 4 1 T86 1 T231 1 T232 1
auto[1] auto[StInit] auto[OpGenId] 18 1 T7 1 T27 1 T83 1
auto[1] auto[StInit] auto[OpGenSwOut] 13 1 T29 1 T25 1 T110 1
auto[1] auto[StInit] auto[OpGenHwOut] 20 1 T82 1 T56 1 T233 1
auto[1] auto[StCreatorRootKey] auto[OpAdvance] 7 1 T234 1 T235 1 T236 1
auto[1] auto[StCreatorRootKey] auto[OpGenId] 12 1 T237 1 T216 1 T238 1
auto[1] auto[StCreatorRootKey] auto[OpGenSwOut] 14 1 T202 1 T239 1 T240 1
auto[1] auto[StCreatorRootKey] auto[OpGenHwOut] 37 1 T196 1 T233 1 T241 1
auto[1] auto[StOwnerIntKey] auto[OpAdvance] 3 1 T72 1 T242 1 T243 1
auto[1] auto[StOwnerIntKey] auto[OpGenId] 15 1 T33 1 T237 1 T216 3
auto[1] auto[StOwnerIntKey] auto[OpGenSwOut] 15 1 T65 1 T44 1 T239 1
auto[1] auto[StOwnerIntKey] auto[OpGenHwOut] 47 1 T82 1 T195 1 T194 1
auto[1] auto[StOwnerKey] auto[OpAdvance] 11 1 T65 1 T223 2 T244 1
auto[1] auto[StOwnerKey] auto[OpGenId] 14 1 T56 1 T224 1 T45 1
auto[1] auto[StOwnerKey] auto[OpGenSwOut] 11 1 T14 2 T104 1 T245 1
auto[1] auto[StOwnerKey] auto[OpGenHwOut] 31 1 T131 1 T64 1 T246 1
auto[1] auto[StDisabled] auto[OpAdvance] 21 1 T65 1 T247 1 T248 1
auto[1] auto[StDisabled] auto[OpGenId] 46 1 T122 1 T183 1 T190 1
auto[1] auto[StDisabled] auto[OpGenSwOut] 57 1 T14 1 T137 1 T249 1
auto[1] auto[StDisabled] auto[OpGenHwOut] 140 1 T29 1 T48 1 T195 1
auto[1] auto[StDisabled] auto[OpDisable] 9 1 T58 1 T67 1 T250 1
auto[1] auto[StInvalid] auto[OpAdvance] 4 1 T95 1 T251 1 T252 1
auto[1] auto[StInvalid] auto[OpGenId] 7 1 T68 1 T188 1 T193 1
auto[1] auto[StInvalid] auto[OpGenSwOut] 10 1 T253 1 T254 1 T95 1
auto[1] auto[StInvalid] auto[OpGenHwOut] 7 1 T25 1 T193 1 T255 1
auto[2] auto[StReset] auto[OpGenId] 26 1 T78 1 T200 1 T215 2
auto[2] auto[StReset] auto[OpGenSwOut] 20 1 T29 1 T65 1 T44 1
auto[2] auto[StReset] auto[OpGenHwOut] 44 1 T82 1 T76 1 T56 1
auto[2] auto[StInit] auto[OpAdvance] 8 1 T256 1 T257 1 T258 1
auto[2] auto[StInit] auto[OpGenId] 22 1 T48 1 T189 1 T27 1
auto[2] auto[StInit] auto[OpGenSwOut] 17 1 T56 1 T83 1 T86 1
auto[2] auto[StInit] auto[OpGenHwOut] 31 1 T24 1 T89 1 T259 1
auto[2] auto[StCreatorRootKey] auto[OpAdvance] 5 1 T107 2 T211 1 T260 1
auto[2] auto[StCreatorRootKey] auto[OpGenId] 13 1 T14 1 T51 1 T56 2
auto[2] auto[StCreatorRootKey] auto[OpGenSwOut] 17 1 T14 1 T139 3 T189 1
auto[2] auto[StCreatorRootKey] auto[OpGenHwOut] 37 1 T5 1 T261 1 T262 1
auto[2] auto[StOwnerIntKey] auto[OpAdvance] 4 1 T263 1 T264 1 T265 1
auto[2] auto[StOwnerIntKey] auto[OpGenId] 3 1 T237 1 T266 1 T267 1
auto[2] auto[StOwnerIntKey] auto[OpGenSwOut] 13 1 T56 1 T248 2 T268 1
auto[2] auto[StOwnerIntKey] auto[OpGenHwOut] 41 1 T261 1 T183 1 T246 1
auto[2] auto[StOwnerKey] auto[OpAdvance] 5 1 T269 1 T239 1 T270 1
auto[2] auto[StOwnerKey] auto[OpGenId] 12 1 T80 1 T271 1 T272 1
auto[2] auto[StOwnerKey] auto[OpGenSwOut] 12 1 T184 1 T212 1 T273 1
auto[2] auto[StOwnerKey] auto[OpGenHwOut] 34 1 T82 1 T274 1 T275 1
auto[2] auto[StDisabled] auto[OpAdvance] 17 1 T276 1 T78 1 T277 1
auto[2] auto[StDisabled] auto[OpGenId] 50 1 T4 1 T14 1 T51 1
auto[2] auto[StDisabled] auto[OpGenSwOut] 43 1 T48 2 T110 1 T70 1
auto[2] auto[StDisabled] auto[OpGenHwOut] 139 1 T5 2 T29 1 T195 1
auto[2] auto[StDisabled] auto[OpDisable] 7 1 T49 1 T45 1 T70 1
auto[2] auto[StInvalid] auto[OpGenId] 3 1 T85 1 T278 1 T279 1
auto[2] auto[StInvalid] auto[OpGenSwOut] 6 1 T193 1 T278 1 T279 1
auto[2] auto[StInvalid] auto[OpGenHwOut] 5 1 T185 1 T280 1 T94 1
auto[3] auto[StReset] auto[OpAdvance] 1 1 T122 1 - - - -
auto[3] auto[StReset] auto[OpGenId] 15 1 T102 1 T122 1 T281 1
auto[3] auto[StReset] auto[OpGenSwOut] 18 1 T64 1 T113 1 T259 1
auto[3] auto[StReset] auto[OpGenHwOut] 49 1 T82 1 T189 1 T188 1
auto[3] auto[StInit] auto[OpAdvance] 2 1 T282 1 T283 1 - -
auto[3] auto[StInit] auto[OpGenId] 12 1 T14 1 T122 2 T284 1
auto[3] auto[StInit] auto[OpGenSwOut] 17 1 T182 1 T188 1 T86 1
auto[3] auto[StInit] auto[OpGenHwOut] 32 1 T5 1 T122 1 T197 1
auto[3] auto[StCreatorRootKey] auto[OpAdvance] 2 1 T29 1 T285 1 - -
auto[3] auto[StCreatorRootKey] auto[OpGenId] 16 1 T45 1 T259 1 T63 1
auto[3] auto[StCreatorRootKey] auto[OpGenSwOut] 13 1 T29 1 T65 1 T276 1
auto[3] auto[StCreatorRootKey] auto[OpGenHwOut] 33 1 T82 1 T199 1 T190 1
auto[3] auto[StOwnerIntKey] auto[OpAdvance] 13 1 T186 1 T56 1 T235 1
auto[3] auto[StOwnerIntKey] auto[OpGenId] 17 1 T14 1 T29 1 T139 1
auto[3] auto[StOwnerIntKey] auto[OpGenSwOut] 22 1 T44 1 T228 1 T60 1
auto[3] auto[StOwnerIntKey] auto[OpGenHwOut] 48 1 T58 1 T64 1 T196 1
auto[3] auto[StOwnerKey] auto[OpAdvance] 6 1 T29 1 T286 1 T273 1
auto[3] auto[StOwnerKey] auto[OpGenId] 17 1 T139 2 T287 1 T288 1
auto[3] auto[StOwnerKey] auto[OpGenSwOut] 10 1 T32 1 T289 1 T237 2
auto[3] auto[StOwnerKey] auto[OpGenHwOut] 39 1 T5 1 T18 1 T194 1
auto[3] auto[StDisabled] auto[OpAdvance] 28 1 T79 2 T48 1 T139 1
auto[3] auto[StDisabled] auto[OpGenId] 42 1 T131 1 T139 2 T290 1
auto[3] auto[StDisabled] auto[OpGenSwOut] 46 1 T29 1 T138 1 T139 1
auto[3] auto[StDisabled] auto[OpGenHwOut] 135 1 T14 1 T82 1 T104 1
auto[3] auto[StDisabled] auto[OpDisable] 5 1 T248 1 T289 1 T266 1
auto[3] auto[StInvalid] auto[OpAdvance] 2 1 T291 1 T279 1 - -
auto[3] auto[StInvalid] auto[OpGenId] 9 1 T280 2 T278 1 T292 1
auto[3] auto[StInvalid] auto[OpGenSwOut] 3 1 T94 1 T293 1 T294 1
auto[3] auto[StInvalid] auto[OpGenHwOut] 4 1 T97 1 T295 1 T296 1
auto[4] auto[StReset] auto[OpAdvance] 1 1 T297 1 - - - -
auto[4] auto[StReset] auto[OpGenId] 10 1 T103 1 T69 1 T45 1
auto[4] auto[StReset] auto[OpGenSwOut] 8 1 T20 1 T45 2 T298 1
auto[4] auto[StReset] auto[OpGenHwOut] 23 1 T56 1 T111 1 T299 1
auto[4] auto[StInit] auto[OpAdvance] 1 1 T248 1 - - - -
auto[4] auto[StInit] auto[OpGenId] 9 1 T56 1 T201 1 T237 1
auto[4] auto[StInit] auto[OpGenSwOut] 7 1 T27 1 T86 1 T300 1
auto[4] auto[StInit] auto[OpGenHwOut] 8 1 T301 1 T221 1 T302 1
auto[4] auto[StCreatorRootKey] auto[OpAdvance] 3 1 T36 1 T70 1 T303 1
auto[4] auto[StCreatorRootKey] auto[OpGenId] 9 1 T182 1 T45 1 T237 1
auto[4] auto[StCreatorRootKey] auto[OpGenSwOut] 7 1 T225 1 T289 1 T304 1
auto[4] auto[StCreatorRootKey] auto[OpGenHwOut] 21 1 T79 1 T67 1 T227 1
auto[4] auto[StOwnerIntKey] auto[OpAdvance] 2 1 T304 1 T305 1 - -
auto[4] auto[StOwnerIntKey] auto[OpGenId] 6 1 T306 1 T307 1 T308 1
auto[4] auto[StOwnerIntKey] auto[OpGenSwOut] 5 1 T309 2 T310 1 T311 1
auto[4] auto[StOwnerIntKey] auto[OpGenHwOut] 8 1 T29 1 T312 1 T313 1
auto[4] auto[StOwnerKey] auto[OpAdvance] 3 1 T205 1 T308 1 T314 1
auto[4] auto[StOwnerKey] auto[OpGenId] 3 1 T44 1 T315 1 T316 1
auto[4] auto[StOwnerKey] auto[OpGenSwOut] 7 1 T239 1 T317 1 T92 1
auto[4] auto[StOwnerKey] auto[OpGenHwOut] 9 1 T318 1 T319 1 T320 1
auto[4] auto[StDisabled] auto[OpAdvance] 17 1 T104 2 T223 2 T248 1
auto[4] auto[StDisabled] auto[OpGenId] 23 1 T249 1 T56 1 T321 4
auto[4] auto[StDisabled] auto[OpGenSwOut] 30 1 T58 1 T43 1 T276 1
auto[4] auto[StDisabled] auto[OpGenHwOut] 80 1 T15 1 T246 1 T199 2
auto[4] auto[StDisabled] auto[OpDisable] 3 1 T315 1 T74 1 T322 1
auto[4] auto[StInvalid] auto[OpAdvance] 2 1 T25 1 T292 1 - -
auto[4] auto[StInvalid] auto[OpGenId] 2 1 T323 1 T324 1 - -
auto[4] auto[StInvalid] auto[OpGenSwOut] 3 1 T16 1 T97 1 T325 1
auto[4] auto[StInvalid] auto[OpGenHwOut] 2 1 T326 1 T327 1 - -
auto[5] auto[StReset] auto[OpGenId] 11 1 T43 1 T250 1 T248 1
auto[5] auto[StReset] auto[OpGenSwOut] 7 1 T65 1 T98 1 T84 1
auto[5] auto[StReset] auto[OpGenHwOut] 24 1 T14 1 T104 1 T113 1
auto[5] auto[StInit] auto[OpAdvance] 8 1 T29 1 T284 1 T328 1
auto[5] auto[StInit] auto[OpGenId] 4 1 T329 1 T330 1 T308 1
auto[5] auto[StInit] auto[OpGenSwOut] 5 1 T48 1 T45 1 T331 1
auto[5] auto[StInit] auto[OpGenHwOut] 16 1 T261 1 T139 1 T61 1
auto[5] auto[StCreatorRootKey] auto[OpAdvance] 1 1 T60 1 - - - -
auto[5] auto[StCreatorRootKey] auto[OpGenId] 9 1 T65 1 T45 1 T239 1
auto[5] auto[StCreatorRootKey] auto[OpGenSwOut] 7 1 T132 1 T249 1 T56 1
auto[5] auto[StCreatorRootKey] auto[OpGenHwOut] 19 1 T15 1 T194 1 T56 1
auto[5] auto[StOwnerIntKey] auto[OpAdvance] 4 1 T48 1 T332 1 T73 1
auto[5] auto[StOwnerIntKey] auto[OpGenId] 4 1 T289 1 T63 1 T273 1
auto[5] auto[StOwnerIntKey] auto[OpGenSwOut] 6 1 T289 1 T333 1 T229 2
auto[5] auto[StOwnerIntKey] auto[OpGenHwOut] 26 1 T197 1 T199 1 T67 1
auto[5] auto[StOwnerKey] auto[OpAdvance] 3 1 T14 1 T45 1 T273 1
auto[5] auto[StOwnerKey] auto[OpGenId] 4 1 T65 1 T234 1 T334 1
auto[5] auto[StOwnerKey] auto[OpGenSwOut] 6 1 T186 1 T201 1 T72 3
auto[5] auto[StOwnerKey] auto[OpGenHwOut] 23 1 T15 1 T204 1 T335 1
auto[5] auto[StDisabled] auto[OpAdvance] 14 1 T56 2 T269 1 T334 1
auto[5] auto[StDisabled] auto[OpGenId] 19 1 T259 1 T215 1 T248 1
auto[5] auto[StDisabled] auto[OpGenSwOut] 23 1 T276 1 T44 2 T336 1
auto[5] auto[StDisabled] auto[OpGenHwOut] 82 1 T82 1 T184 1 T48 1
auto[5] auto[StDisabled] auto[OpDisable] 6 1 T237 1 T315 1 T72 1
auto[5] auto[StInvalid] auto[OpAdvance] 2 1 T337 2 - - - -
auto[5] auto[StInvalid] auto[OpGenId] 2 1 T95 1 T296 1 - -
auto[5] auto[StInvalid] auto[OpGenSwOut] 6 1 T28 1 T84 1 T293 1
auto[5] auto[StInvalid] auto[OpGenHwOut] 4 1 T28 1 T188 1 T84 1
auto[6] auto[StReset] auto[OpGenId] 14 1 T14 1 T236 1 T221 1
auto[6] auto[StReset] auto[OpGenSwOut] 13 1 T338 1 T201 1 T216 1
auto[6] auto[StReset] auto[OpGenHwOut] 22 1 T111 1 T237 1 T216 1
auto[6] auto[StInit] auto[OpAdvance] 6 1 T339 1 T89 1 T340 1
auto[6] auto[StInit] auto[OpGenId] 9 1 T201 1 T72 1 T341 1
auto[6] auto[StInit] auto[OpGenSwOut] 6 1 T88 1 T342 1 T343 1
auto[6] auto[StInit] auto[OpGenHwOut] 11 1 T44 1 T344 1 T345 1
auto[6] auto[StCreatorRootKey] auto[OpAdvance] 5 1 T44 1 T346 1 T347 1
auto[6] auto[StCreatorRootKey] auto[OpGenId] 3 1 T336 1 T70 1 T348 1
auto[6] auto[StCreatorRootKey] auto[OpGenSwOut] 8 1 T326 1 T72 1 T73 1
auto[6] auto[StCreatorRootKey] auto[OpGenHwOut] 23 1 T195 1 T246 1 T349 1
auto[6] auto[StOwnerIntKey] auto[OpAdvance] 3 1 T182 1 T350 1 T351 1
auto[6] auto[StOwnerIntKey] auto[OpGenId] 6 1 T29 2 T34 1 T352 1
auto[6] auto[StOwnerIntKey] auto[OpGenSwOut] 3 1 T240 1 T273 1 T353 1
auto[6] auto[StOwnerIntKey] auto[OpGenHwOut] 12 1 T15 1 T233 1 T245 1
auto[6] auto[StOwnerKey] auto[OpAdvance] 5 1 T354 1 T350 2 T72 1
auto[6] auto[StOwnerKey] auto[OpGenId] 4 1 T312 1 T273 1 T355 1
auto[6] auto[StOwnerKey] auto[OpGenSwOut] 4 1 T211 1 T356 1 T357 1
auto[6] auto[StOwnerKey] auto[OpGenHwOut] 21 1 T261 1 T199 1 T111 1
auto[6] auto[StDisabled] auto[OpAdvance] 10 1 T48 1 T237 1 T216 1
auto[6] auto[StDisabled] auto[OpGenId] 18 1 T65 1 T56 1 T228 1
auto[6] auto[StDisabled] auto[OpGenSwOut] 17 1 T29 1 T56 1 T237 1
auto[6] auto[StDisabled] auto[OpGenHwOut] 71 1 T15 1 T82 1 T246 1
auto[6] auto[StDisabled] auto[OpDisable] 3 1 T29 1 T316 1 T358 1
auto[6] auto[StInvalid] auto[OpAdvance] 3 1 T84 1 T85 1 T252 1
auto[6] auto[StInvalid] auto[OpGenId] 5 1 T359 1 T360 1 T325 1
auto[6] auto[StInvalid] auto[OpGenSwOut] 4 1 T26 1 T97 1 T295 1
auto[6] auto[StInvalid] auto[OpGenHwOut] 4 1 T84 1 T193 1 T279 1
auto[7] auto[StReset] auto[OpGenId] 14 1 T43 1 T281 1 T215 1
auto[7] auto[StReset] auto[OpGenSwOut] 12 1 T56 1 T216 1 T361 1
auto[7] auto[StReset] auto[OpGenHwOut] 24 1 T289 1 T362 1 T363 1
auto[7] auto[StInit] auto[OpAdvance] 8 1 T64 1 T61 1 T361 1
auto[7] auto[StInit] auto[OpGenId] 7 1 T61 1 T289 1 T273 1
auto[7] auto[StInit] auto[OpGenSwOut] 7 1 T83 1 T344 1 T285 1
auto[7] auto[StInit] auto[OpGenHwOut] 11 1 T15 1 T89 1 T364 1
auto[7] auto[StCreatorRootKey] auto[OpAdvance] 1 1 T365 1 - - - -
auto[7] auto[StCreatorRootKey] auto[OpGenId] 5 1 T244 1 T366 1 T367 1
auto[7] auto[StCreatorRootKey] auto[OpGenSwOut] 3 1 T368 1 T369 1 T370 1
auto[7] auto[StCreatorRootKey] auto[OpGenHwOut] 19 1 T318 1 T61 1 T45 1
auto[7] auto[StOwnerIntKey] auto[OpAdvance] 6 1 T78 1 T371 1 T285 1
auto[7] auto[StOwnerIntKey] auto[OpGenId] 5 1 T18 1 T216 1 T211 1
auto[7] auto[StOwnerIntKey] auto[OpGenSwOut] 9 1 T29 1 T44 1 T315 1
auto[7] auto[StOwnerIntKey] auto[OpGenHwOut] 18 1 T5 1 T275 1 T364 1
auto[7] auto[StOwnerKey] auto[OpAdvance] 6 1 T247 3 T285 1 T372 1
auto[7] auto[StOwnerKey] auto[OpGenId] 9 1 T316 1 T373 3 T260 1
auto[7] auto[StOwnerKey] auto[OpGenSwOut] 7 1 T182 1 T374 1 T72 1
auto[7] auto[StOwnerKey] auto[OpGenHwOut] 9 1 T375 1 T376 1 T377 1
auto[7] auto[StDisabled] auto[OpAdvance] 14 1 T137 1 T48 1 T138 1
auto[7] auto[StDisabled] auto[OpGenId] 14 1 T44 1 T215 1 T70 1
auto[7] auto[StDisabled] auto[OpGenSwOut] 26 1 T247 1 T239 1 T237 2
auto[7] auto[StDisabled] auto[OpGenHwOut] 82 1 T5 1 T14 1 T29 1
auto[7] auto[StDisabled] auto[OpDisable] 4 1 T18 1 T211 1 T257 1
auto[7] auto[StInvalid] auto[OpAdvance] 1 1 T278 1 - - - -
auto[7] auto[StInvalid] auto[OpGenId] 2 1 T26 1 T378 1 - -
auto[7] auto[StInvalid] auto[OpGenSwOut] 4 1 T16 1 T94 1 T279 1
auto[7] auto[StInvalid] auto[OpGenHwOut] 5 1 T16 1 T85 1 T291 1


Summary for Cross sideload_clear_x_sl_avail_cross

Samples crossed: sideload_clear_cp aes_sl_avail kmac_sl_avail otbn_sl_avail
CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENTMISSING
Automatically Generated Cross Bins 40 19 21 52.50 19


Automatically Generated Cross Bins for sideload_clear_x_sl_avail_cross

Element holes
sideload_clear_cp   aes_sl_avail   kmac_sl_avail   otbn_sl_avail   COUNT   AT LEAST   NUMBER   STATUS   
[clear_all] [auto[0]] [auto[1]] * -- -- 2
[clear_all] [auto[1]] * * -- -- 4
[clear_one[1]] [auto[1]] * * -- -- 4
[clear_one[2]] * [auto[1]] * -- -- 4
[clear_one[3]] * * [auto[1]] -- -- 4


Uncovered bins
sideload_clear_cpaes_sl_availkmac_sl_availotbn_sl_availCOUNTAT LEASTNUMBERSTATUS
[clear_all] [auto[0]] [auto[0]] [auto[1]] 0 1 1


Covered bins
sideload_clear_cp   aes_sl_avail   kmac_sl_avail   otbn_sl_avail   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
clear_all auto[0] auto[0] auto[0] 1302 1 T5 2 T14 4 T15 6
clear_one[1] auto[0] auto[0] auto[0] 386 1 T14 2 T15 1 T82 2
clear_one[1] auto[0] auto[0] auto[1] 108 1 T29 1 T137 1 T195 2
clear_one[1] auto[0] auto[1] auto[0] 127 1 T104 1 T131 1 T194 1
clear_one[1] auto[0] auto[1] auto[1] 34 1 T14 1 T48 1 T78 1
clear_one[2] auto[0] auto[0] auto[0] 361 1 T14 3 T82 1 T29 2
clear_one[2] auto[0] auto[0] auto[1] 125 1 T5 3 T195 1 T261 3
clear_one[2] auto[1] auto[0] auto[0] 118 1 T4 1 T80 1 T82 1
clear_one[2] auto[1] auto[0] auto[1] 30 1 T48 2 T183 1 T44 1
clear_one[3] auto[0] auto[0] auto[0] 379 1 T5 2 T14 2 T18 1
clear_one[3] auto[0] auto[1] auto[0] 133 1 T14 1 T104 1 T131 1
clear_one[3] auto[1] auto[0] auto[0] 112 1 T82 2 T29 2 T64 1
clear_one[3] auto[1] auto[1] auto[0] 32 1 T182 1 T65 1 T186 1
clear_none auto[0] auto[0] auto[0] 1294 1 T4 1 T5 1 T14 5
clear_none auto[0] auto[0] auto[1] 119 1 T5 1 T14 1 T18 1
clear_none auto[0] auto[1] auto[0] 128 1 T15 2 T29 1 T197 2
clear_none auto[0] auto[1] auto[1] 24 1 T56 1 T379 1 T44 1
clear_none auto[1] auto[0] auto[0] 140 1 T14 1 T82 1 T20 1
clear_none auto[1] auto[0] auto[1] 28 1 T14 1 T122 2 T56 1
clear_none auto[1] auto[1] auto[0] 34 1 T14 3 T80 2 T104 1
clear_none auto[1] auto[1] auto[1] 21 1 T29 1 T138 3 T183 1


Summary for Cross sideload_clear_x_regwen_cross

Samples crossed: sideload_clear_cp regwen_cp
CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENTMISSING
Automatically Generated Cross Bins 10 0 10 100.00


Automatically Generated Cross Bins for sideload_clear_x_regwen_cross

Bins
sideload_clear_cp   regwen_cp   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
clear_all auto[0] 1239 1 T5 2 T14 4 T15 6
clear_all auto[1] 63 1 T223 4 T225 2 T247 3
clear_one[1] auto[0] 617 1 T14 3 T15 1 T82 2
clear_one[1] auto[1] 38 1 T223 2 T107 3 T247 5
clear_one[2] auto[0] 610 1 T4 1 T5 3 T14 3
clear_one[2] auto[1] 24 1 T139 2 T107 6 T380 1
clear_one[3] auto[0] 620 1 T5 2 T14 3 T18 1
clear_one[3] auto[1] 36 1 T122 3 T139 8 T285 2
clear_none auto[0] 1703 1 T4 1 T5 2 T14 11
clear_none auto[1] 85 1 T122 1 T138 4 T223 5