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Assertions by Category
ASSERTPROPERTIESSEQUENCES
Total432010
Category 0432010


Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total432010
Severity 0432010


Summary for Assertions
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Success42999.31
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Incomplete20.46
Without Attempts00.00
Excluded20.46


Summary for Cover Sequences
NUMBERPERCENT
Total Number10100.00
Uncovered660.00
All Matches440.00
First Matches440.00


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
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tb.dut.u_kmac_if.AdvRemBytes_A 0088988900
tb.dut.u_kmac_if.GenRemBytes_A 0088988900
tb.dut.u_kmac_if.IdRemBytes_A 0088988900
tb.dut.u_kmac_if.LastStrb_A 00254116741792942000
tb.dut.u_kmac_if.u_state_regs.AssertConnected_A 0088988900
tb.dut.u_kmac_if.u_state_regs_A 00261102712594342600
tb.dut.u_lc_keymgr_en_sync.NumCopiesMustBeGreaterZero_A 0088988900
tb.dut.u_lc_keymgr_en_sync.OutputsKnown_A 00261102712594342600
tb.dut.u_lc_keymgr_en_sync.gen_flops.OutputDelay_A 00261102712593581202667
tb.dut.u_reg.en2addrHit 0028089409422009300
tb.dut.u_reg.reAfterRv 0028089409422007100
tb.dut.u_reg.rePulse 0028089409386753300
tb.dut.u_reg.u_chk.PayLoadWidthCheck 001068106800
tb.dut.u_reg.u_control_shadowed_cdi_sel.CheckSwAccessIsLegal_A 001068106800
tb.dut.u_reg.u_control_shadowed_cdi_sel.MubiIsNotYetSupported_A 00280894092784764800
tb.dut.u_reg.u_control_shadowed_dest_sel.CheckSwAccessIsLegal_A 001068106800
tb.dut.u_reg.u_control_shadowed_dest_sel.MubiIsNotYetSupported_A 00280894092784764800
tb.dut.u_reg.u_control_shadowed_operation.CheckSwAccessIsLegal_A 001068106800
tb.dut.u_reg.u_control_shadowed_operation.MubiIsNotYetSupported_A 00280894092784764800
tb.dut.u_reg.u_max_creator_key_ver_shadowed.CheckSwAccessIsLegal_A 001068106800
tb.dut.u_reg.u_max_creator_key_ver_shadowed.MubiIsNotYetSupported_A 00280894092784764800
tb.dut.u_reg.u_max_owner_int_key_ver_shadowed.CheckSwAccessIsLegal_A 001068106800
tb.dut.u_reg.u_max_owner_int_key_ver_shadowed.MubiIsNotYetSupported_A 00280894092784764800
tb.dut.u_reg.u_max_owner_key_ver_shadowed.CheckSwAccessIsLegal_A 001068106800
tb.dut.u_reg.u_max_owner_key_ver_shadowed.MubiIsNotYetSupported_A 00280894092784764800
tb.dut.u_reg.u_reg_if.AllowedLatency_A 001068106800
tb.dut.u_reg.u_reg_if.MatchedWidthAssert 001068106800
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A 001068106800
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A 001068106800
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck 001068106800
tb.dut.u_reg.u_reseed_interval_shadowed.CheckSwAccessIsLegal_A 001068106800
tb.dut.u_reg.u_reseed_interval_shadowed.MubiIsNotYetSupported_A 00280894092784764800
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A 001068106800
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck 001068106800
tb.dut.u_reg.wePulse 002808940935253800
tb.dut.u_reseed_ctrl.u_edn_req.DataOutputDiffFromPrev_A 00261102711856195800
tb.dut.u_reseed_ctrl.u_edn_req.DataOutputValid_A 00261102718985100
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.gen_assert_data_dst2src.SyncReqAckDataHoldDst2SrcA 002611027117982000
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.gen_assert_data_dst2src.SyncReqAckDataHoldDst2SrcB 002611027117980700
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.u_prim_sync_reqack.SyncReqAckAckNeedsReq 003993741317988700
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.u_prim_sync_reqack.SyncReqAckHoldReq 00261102718985100
tb.dut.u_sideload_ctrl.KmacKeySource_a 00256872371120400
tb.dut.u_sideload_ctrl.u_mubi_buf.NumCopiesMustBeGreaterZero_A 0088988900
tb.dut.u_sideload_ctrl.u_mubi_buf.OutputsKnown_A 00261102712594342600
tb.dut.u_sideload_ctrl.u_mubi_buf.gen_no_flops.OutputDelay_A 00261102712594342600
tb.dut.u_sideload_ctrl.u_state_regs.AssertConnected_A 0088988900
tb.dut.u_sideload_ctrl.u_state_regs_A 00261102712594342600

Assertions Incomplete:
ASSERTIONS   CATEGORY   SEVERITY   ATTEMPTS   REAL SUCCESSES   FAILURES   INCOMPLETE   SRC   
tb.dut.u_ctrl.SecCmCFILinear_A 0026110271004784
tb.dut.u_lc_keymgr_en_sync.gen_flops.OutputDelay_A 00261102712593581202667

Assertions Excluded:
ASSERTIONS   CATEGORY   SEVERITY   EXCLUSION   EXCLUDE ANNOTATION   SRC   
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_packer_fifo.DataOStableWhenPending_A 00Excluded[UNR] rready_i is tied to 1 from prim_edn_req module.
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_packer_fifo.ValidOPairedWithReadyI_A 00Excluded[UNR] rready_i is tied to 1 from prim_edn_req module.


Detail Report for Cover Sequences

Cover Sequences Uncovered:
COVER SEQUENCES   CATEGORY   SEVERITY   ATTEMPTS   ALL MATCHES   FIRST MATCHES   INCOMPLETE   SRC   
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 0028090050000
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 0028090050000
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 0028090050000
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 0028090050000
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 0028090050000
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 0028090050000

Cover Sequences All Matches:
COVER SEQUENCES   CATEGORY   SEVERITY   ATTEMPTS   ALL MATCHES   FIRST MATCHES   INCOMPLETE   SRC   
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C 0028090050726472640
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 0028090050640964090
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C 002809005084332843320
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C 0028090050218022021802201002

Cover Sequences First Matches:
COVER SEQUENCES   CATEGORY   SEVERITY   ATTEMPTS   ALL MATCHES   FIRST MATCHES   INCOMPLETE   SRC   
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C 0028090050726472640
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 0028090050640964090
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C 002809005084332843320
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C 0028090050218022021802201002