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Assertions Uncovered:

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Assertions Success:

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tb.dut.u_reg.u_wkup_cause_cdc.BusySrcReqChk_A	0	0	835588047	2495647	0	0
tb.dut.u_reg.u_wkup_cause_cdc.DstReqKnown_A	0	0	3828465	3734818	0	0
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tb.dut.u_reg.u_wkup_cause_cdc.u_arb.gen_wr_req.DstUpdateReqCheck_A	0	0	3828465	1259	0	423
tb.dut.u_reg.u_wkup_cause_cdc.u_arb.gen_wr_req.HwIdSelCheck_A	0	0	3828465	1351	0	0
tb.dut.u_reg.u_wkup_cause_cdc.u_arb.gen_wr_req.u_dst_update_sync.SyncReqAckAckNeedsReq	0	0	835588047	4065	0	0
tb.dut.u_reg.u_wkup_cause_cdc.u_arb.gen_wr_req.u_dst_update_sync.SyncReqAckHoldReq	0	0	3828465	2282	0	0
tb.dut.u_reg.u_wkup_cause_cdc.u_src_to_dst_req.DstPulseCheck_A	0	0	3828465	2537	0	0
tb.dut.u_reg.u_wkup_cause_cdc.u_src_to_dst_req.SrcPulseCheck_M	0	0	835588047	2736	0	0
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tb.dut.u_reg.u_wkup_count_hi_cdc.u_arb.gen_wr_req.u_dst_update_sync.SyncReqAckAckNeedsReq	0	0	835588047	5939	0	0
tb.dut.u_reg.u_wkup_count_hi_cdc.u_arb.gen_wr_req.u_dst_update_sync.SyncReqAckHoldReq	0	0	3828465	4029	0	0
tb.dut.u_reg.u_wkup_count_hi_cdc.u_src_to_dst_req.DstPulseCheck_A	0	0	3828465	5763	0	0
tb.dut.u_reg.u_wkup_count_hi_cdc.u_src_to_dst_req.SrcPulseCheck_M	0	0	835588047	5977	0	0
tb.dut.u_reg.u_wkup_count_lo_cdc.BusySrcReqChk_A	0	0	835588047	5658301	0	0
tb.dut.u_reg.u_wkup_count_lo_cdc.DstReqKnown_A	0	0	3828465	3734818	0	0
tb.dut.u_reg.u_wkup_count_lo_cdc.SrcAckBusyChk_A	0	0	835588047	5925	0	0
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tb.dut.u_reg.u_wkup_count_lo_cdc.u_arb.gen_wr_req.DstUpdateReqCheck_A	0	0	3828465	3004	0	423
tb.dut.u_reg.u_wkup_count_lo_cdc.u_arb.gen_wr_req.HwIdSelCheck_A	0	0	3828465	3104	0	0
tb.dut.u_reg.u_wkup_count_lo_cdc.u_arb.gen_wr_req.u_dst_update_sync.SyncReqAckAckNeedsReq	0	0	835588047	9035	0	0
tb.dut.u_reg.u_wkup_count_lo_cdc.u_arb.gen_wr_req.u_dst_update_sync.SyncReqAckHoldReq	0	0	3828465	4636	0	0
tb.dut.u_reg.u_wkup_count_lo_cdc.u_src_to_dst_req.DstPulseCheck_A	0	0	3828465	5775	0	0
tb.dut.u_reg.u_wkup_count_lo_cdc.u_src_to_dst_req.SrcPulseCheck_M	0	0	835588047	5990	0	0
tb.dut.u_reg.u_wkup_ctrl_cdc.BusySrcReqChk_A	0	0	835588047	5349997	0	0
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tb.dut.u_reg.u_wkup_ctrl_cdc.u_arb.gen_passthru.u_dst_to_src_ack.DstPulseCheck_A	0	0	835588047	6324	0	0
tb.dut.u_reg.u_wkup_ctrl_cdc.u_arb.gen_passthru.u_dst_to_src_ack.SrcPulseCheck_M	0	0	3828465	6324	0	0
tb.dut.u_reg.u_wkup_ctrl_cdc.u_src_to_dst_req.DstPulseCheck_A	0	0	3828465	6141	0	0
tb.dut.u_reg.u_wkup_ctrl_cdc.u_src_to_dst_req.SrcPulseCheck_M	0	0	835588047	6362	0	0
tb.dut.u_reg.u_wkup_thold_hi_cdc.BusySrcReqChk_A	0	0	835588047	2647399	0	0
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tb.dut.u_reg.u_wkup_thold_hi_cdc.SrcAckBusyChk_A	0	0	835588047	3253	0	0
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tb.dut.u_reg.u_wkup_thold_hi_cdc.u_arb.gen_passthru.u_dst_to_src_ack.DstPulseCheck_A	0	0	835588047	3252	0	0
tb.dut.u_reg.u_wkup_thold_hi_cdc.u_arb.gen_passthru.u_dst_to_src_ack.SrcPulseCheck_M	0	0	3828465	3253	0	0
tb.dut.u_reg.u_wkup_thold_hi_cdc.u_src_to_dst_req.DstPulseCheck_A	0	0	3828465	3070	0	0
tb.dut.u_reg.u_wkup_thold_hi_cdc.u_src_to_dst_req.SrcPulseCheck_M	0	0	835588047	3280	0	0
tb.dut.u_reg.u_wkup_thold_lo_cdc.BusySrcReqChk_A	0	0	835588047	2670572	0	0
tb.dut.u_reg.u_wkup_thold_lo_cdc.DstReqKnown_A	0	0	3828465	3734818	0	0
tb.dut.u_reg.u_wkup_thold_lo_cdc.SrcAckBusyChk_A	0	0	835588047	3271	0	0
tb.dut.u_reg.u_wkup_thold_lo_cdc.SrcBusyKnown_A	0	0	835588047	835402587	0	0
tb.dut.u_reg.u_wkup_thold_lo_cdc.u_arb.gen_passthru.u_dst_to_src_ack.DstPulseCheck_A	0	0	835588047	3271	0	0
tb.dut.u_reg.u_wkup_thold_lo_cdc.u_arb.gen_passthru.u_dst_to_src_ack.SrcPulseCheck_M	0	0	3828465	3271	0	0
tb.dut.u_reg.u_wkup_thold_lo_cdc.u_src_to_dst_req.DstPulseCheck_A	0	0	3828465	3095	0	0
tb.dut.u_reg.u_wkup_thold_lo_cdc.u_src_to_dst_req.SrcPulseCheck_M	0	0	835588047	3293	0	0
tb.dut.u_reg.wePulse	0	0	835588047	360401	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_lc_sync_escalate_en.gen_flops.OutputDelay_A	0	0	3777842	3717383	0	729
tb.dut.u_reg.u_wdog_count_cdc.u_arb.gen_wr_req.DstUpdateReqCheck_A	0	0	3828465	466	0	423
tb.dut.u_reg.u_wkup_cause_cdc.u_arb.gen_wr_req.DstUpdateReqCheck_A	0	0	3828465	1259	0	423
tb.dut.u_reg.u_wkup_count_hi_cdc.u_arb.gen_wr_req.DstUpdateReqCheck_A	0	0	3828465	0	0	423
tb.dut.u_reg.u_wkup_count_lo_cdc.u_arb.gen_wr_req.DstUpdateReqCheck_A	0	0	3828465	3004	0	423

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	835588295	184879	184879	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	835588295	498	498	5
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	835588295	1098	1098	5
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	835588295	708	708	5
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	835588295	1018	1018	5
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	835588295	575	575	5
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	835588295	530	530	5
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	835588295	1626	1626	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	835588295	2332	2332	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	835588295	15971	15971	302

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	835588295	184879	184879	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	835588295	498	498	5
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tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	835588295	1018	1018	5
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	835588295	575	575	5
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