Module Definition
dashboard | hierarchy | modlist | groups | tests | asserts



Module Instance : tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_reg_top.u_prim_reg_we_check.u_prim_onehot_check

Instance :
SCORELINECONDTOGGLEFSMBRANCHASSERT
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SCORELINECONDTOGGLEFSMBRANCHASSERT
8.00 8.00


Parent :
SCORELINECONDTOGGLEFSMBRANCHASSERTNAME
u_prim_reg_we_check


Subtrees :
NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
no children



Module Instance : tb.dut.u_reg_core.u_prim_reg_we_check.u_prim_onehot_check

Instance :
SCORELINECONDTOGGLEFSMBRANCHASSERT
59.22 59.22


Instance's subtree :
SCORELINECONDTOGGLEFSMBRANCHASSERT
59.22 59.22


Parent :
SCORELINECONDTOGGLEFSMBRANCHASSERTNAME
u_prim_reg_we_check


Subtrees :
NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
no children

Toggle Coverage for Module : prim_onehot_check ( parameter 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)
Toggle Coverage for Module self-instances :
SCORETOGGLE
59.22 59.22
tb.dut.u_reg_core.u_prim_reg_we_check.u_prim_onehot_check

TotalCoveredPercent
Totals 5 3 60.00
Total Bits 206 122 59.22
Total Bits 0->1 103 61 59.22
Total Bits 1->0 103 61 59.22

Ports 5 3 60.00
Port Bits 206 122 59.22
Port Bits 0->1 103 61 59.22
Port Bits 1->0 103 61 59.22

Port Details
NameToggleToggle 1->0TestsToggle 0->1TestsDirection
clk_i Yes Yes T1,T2,T3 Yes T1,T2,T3 INPUT
rst_ni Yes Yes T1,T4,T5 Yes T1,T2,T3 INPUT
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oh_i[2] No No No INPUT
oh_i[6:3] Yes Yes *T8,*T9,*T10 Yes T8,T9,T10 INPUT
oh_i[7] Unreachable Unreachable Unreachable INPUT
oh_i[11:8] Yes Yes *T2,*T6,*T5 Yes T2,T6,T5 INPUT
oh_i[19:12] No No No INPUT
oh_i[36:20] Yes Yes T2,T6,T4 Yes T2,T6,T4 INPUT
oh_i[46:37] No No No INPUT
oh_i[56:47] Yes Yes T2,T6,T4 Yes T2,T6,T4 INPUT
oh_i[57] No No No INPUT
oh_i[58] Yes Yes *T2,*T6,*T4 Yes T2,T6,T4 INPUT
oh_i[60:59] No No No INPUT
oh_i[62:61] Yes Yes T2,T6,T4 Yes T2,T6,T4 INPUT
oh_i[72:63] No No No INPUT
oh_i[82:73] Yes Yes T2,T6,T4 Yes T2,T6,T4 INPUT
oh_i[83] No No No INPUT
oh_i[84] Yes Yes *T2,*T6,*T4 Yes T2,T6,T4 INPUT
oh_i[86:85] No No No INPUT
oh_i[89:87] Yes Yes *T2,*T6,*T4 Yes T2,T6,T4 INPUT
oh_i[90] No No No INPUT
oh_i[92:91] Yes Yes T6,T5,T11 Yes T6,T5,T11 INPUT
oh_i[94:93] Unreachable Unreachable Unreachable INPUT
oh_i[95] Yes Yes *T6,*T12,*T13 Yes T6,T12,T13 INPUT
oh_i[96] Unreachable Unreachable Unreachable INPUT
oh_i[97] No No No INPUT
oh_i[98] Unreachable Unreachable Unreachable INPUT
oh_i[99] No No No INPUT
oh_i[101:100] Unreachable Unreachable Unreachable INPUT
oh_i[102] No No No INPUT
oh_i[103] Unreachable Unreachable Unreachable INPUT
oh_i[104] No No No INPUT
oh_i[105] Yes Yes *T14,*T15,*T16 Yes T14,T15,T16 INPUT
oh_i[106] No No No INPUT
oh_i[107] Unreachable Unreachable Unreachable INPUT
addr_i[6:0] Unreachable Unreachable Unreachable INPUT
en_i Yes Yes T1,T2,T3 Yes T1,T2,T3 INPUT
err_o No No No OUTPUT

*Tests covering at least one bit in the range

Toggle Coverage for Module : prim_onehot_check ( parameter AddrWidth=5,OneHotWidth=21,AddrCheck=0,EnableCheck=1,StrictCheck=0,EnableAlertTriggerSVA=1,NumLevels=5,gen_tree[0].gen_level[0].Pa=0,gen_tree[1].gen_level[0].Pa=1,gen_tree[1].gen_level[1].Pa=2,gen_tree[2].gen_level[0].Pa=3,gen_tree[2].gen_level[1].Pa=4,gen_tree[2].gen_level[2].Pa=5,gen_tree[2].gen_level[3].Pa=6,gen_tree[3].gen_level[0].Pa=7,gen_tree[3].gen_level[1].Pa=8,gen_tree[3].gen_level[2].Pa=9,gen_tree[3].gen_level[3].Pa=10,gen_tree[3].gen_level[4].Pa=11,gen_tree[3].gen_level[5].Pa=12,gen_tree[3].gen_level[6].Pa=13,gen_tree[3].gen_level[7].Pa=14,gen_tree[4].gen_level[0].Pa=15,gen_tree[4].gen_level[1].Pa=16,gen_tree[4].gen_level[2].Pa=17,gen_tree[4].gen_level[3].Pa=18,gen_tree[4].gen_level[4].Pa=19,gen_tree[4].gen_level[5].Pa=20,gen_tree[4].gen_level[6].Pa=21,gen_tree[4].gen_level[7].Pa=22,gen_tree[4].gen_level[8].Pa=23,gen_tree[4].gen_level[9].Pa=24,gen_tree[4].gen_level[10].Pa=25,gen_tree[4].gen_level[11].Pa=26,gen_tree[4].gen_level[12].Pa=27,gen_tree[4].gen_level[13].Pa=28,gen_tree[4].gen_level[14].Pa=29,gen_tree[4].gen_level[15].Pa=30,gen_tree[5].gen_level[0].Pa=31,gen_tree[5].gen_level[1].Pa=32,gen_tree[5].gen_level[2].Pa=33,gen_tree[5].gen_level[3].Pa=34,gen_tree[5].gen_level[4].Pa=35,gen_tree[5].gen_level[5].Pa=36,gen_tree[5].gen_level[6].Pa=37,gen_tree[5].gen_level[7].Pa=38,gen_tree[5].gen_level[8].Pa=39,gen_tree[5].gen_level[9].Pa=40,gen_tree[5].gen_level[10].Pa=41,gen_tree[5].gen_level[11].Pa=42,gen_tree[5].gen_level[12].Pa=43,gen_tree[5].gen_level[13].Pa=44,gen_tree[5].gen_level[14].Pa=45,gen_tree[5].gen_level[15].Pa=46,gen_tree[5].gen_level[16].Pa=47,gen_tree[5].gen_level[17].Pa=48,gen_tree[5].gen_level[18].Pa=49,gen_tree[5].gen_level[19].Pa=50,gen_tree[5].gen_level[20].Pa=51,gen_tree[5].gen_level[21].Pa=52,gen_tree[5].gen_level[22].Pa=53,gen_tree[5].gen_level[23].Pa=54,gen_tree[5].gen_level[24].Pa=55,gen_tree[5].gen_level[25].Pa=56,gen_tree[5].gen_level[26].Pa=57,gen_tree[5].gen_level[27].Pa=58,gen_tree[5].gen_level[28].Pa=59,gen_tree[5].gen_level[29].Pa=60,gen_tree[5].gen_level[30].Pa=61,gen_tree[5].gen_level[31].Pa=62 )
Toggle Coverage for Module self-instances :
SCORETOGGLE
8.00 8.00
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_reg_top.u_prim_reg_we_check.u_prim_onehot_check

TotalCoveredPercent
Totals 5 2 40.00
Total Bits 50 4 8.00
Total Bits 0->1 25 2 8.00
Total Bits 1->0 25 2 8.00

Ports 5 2 40.00
Port Bits 50 4 8.00
Port Bits 0->1 25 2 8.00
Port Bits 1->0 25 2 8.00

Port Details
NameToggleToggle 1->0TestsToggle 0->1TestsDirection
clk_i Yes Yes T1,T2,T3 Yes T1,T2,T3 INPUT
rst_ni Yes Yes T1,T4,T5 Yes T1,T2,T3 INPUT
oh_i[20:0] No No No INPUT
addr_i[4:0] Unreachable Unreachable Unreachable INPUT
en_i No No No INPUT
err_o No No No OUTPUT

Toggle Coverage for Instance : tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_reg_top.u_prim_reg_we_check.u_prim_onehot_check
TotalCoveredPercent
Totals 5 2 40.00
Total Bits 50 4 8.00
Total Bits 0->1 25 2 8.00
Total Bits 1->0 25 2 8.00

Ports 5 2 40.00
Port Bits 50 4 8.00
Port Bits 0->1 25 2 8.00
Port Bits 1->0 25 2 8.00

Port Details
NameToggleToggle 1->0TestsToggle 0->1TestsDirection
clk_i Yes Yes T1,T2,T3 Yes T1,T2,T3 INPUT
rst_ni Yes Yes T1,T4,T5 Yes T1,T2,T3 INPUT
oh_i[20:0] No No No INPUT
addr_i[4:0] Unreachable Unreachable Unreachable INPUT
en_i No No No INPUT
err_o No No No OUTPUT

Toggle Coverage for Instance : tb.dut.u_reg_core.u_prim_reg_we_check.u_prim_onehot_check
TotalCoveredPercent
Totals 5 3 60.00
Total Bits 206 122 59.22
Total Bits 0->1 103 61 59.22
Total Bits 1->0 103 61 59.22

Ports 5 3 60.00
Port Bits 206 122 59.22
Port Bits 0->1 103 61 59.22
Port Bits 1->0 103 61 59.22

Port Details
NameToggleToggle 1->0TestsToggle 0->1TestsDirection
clk_i Yes Yes T1,T2,T3 Yes T1,T2,T3 INPUT
rst_ni Yes Yes T1,T4,T5 Yes T1,T2,T3 INPUT
oh_i[1:0] Yes Yes *T2,*T6,*T7 Yes T2,T6,T7 INPUT
oh_i[2] No No No INPUT
oh_i[6:3] Yes Yes *T8,*T9,*T10 Yes T8,T9,T10 INPUT
oh_i[7] Unreachable Unreachable Unreachable INPUT
oh_i[11:8] Yes Yes *T2,*T6,*T5 Yes T2,T6,T5 INPUT
oh_i[19:12] No No No INPUT
oh_i[36:20] Yes Yes T2,T6,T4 Yes T2,T6,T4 INPUT
oh_i[46:37] No No No INPUT
oh_i[56:47] Yes Yes T2,T6,T4 Yes T2,T6,T4 INPUT
oh_i[57] No No No INPUT
oh_i[58] Yes Yes *T2,*T6,*T4 Yes T2,T6,T4 INPUT
oh_i[60:59] No No No INPUT
oh_i[62:61] Yes Yes T2,T6,T4 Yes T2,T6,T4 INPUT
oh_i[72:63] No No No INPUT
oh_i[82:73] Yes Yes T2,T6,T4 Yes T2,T6,T4 INPUT
oh_i[83] No No No INPUT
oh_i[84] Yes Yes *T2,*T6,*T4 Yes T2,T6,T4 INPUT
oh_i[86:85] No No No INPUT
oh_i[89:87] Yes Yes *T2,*T6,*T4 Yes T2,T6,T4 INPUT
oh_i[90] No No No INPUT
oh_i[92:91] Yes Yes T6,T5,T11 Yes T6,T5,T11 INPUT
oh_i[94:93] Unreachable Unreachable Unreachable INPUT
oh_i[95] Yes Yes *T6,*T12,*T13 Yes T6,T12,T13 INPUT
oh_i[96] Unreachable Unreachable Unreachable INPUT
oh_i[97] No No No INPUT
oh_i[98] Unreachable Unreachable Unreachable INPUT
oh_i[99] No No No INPUT
oh_i[101:100] Unreachable Unreachable Unreachable INPUT
oh_i[102] No No No INPUT
oh_i[103] Unreachable Unreachable Unreachable INPUT
oh_i[104] No No No INPUT
oh_i[105] Yes Yes *T14,*T15,*T16 Yes T14,T15,T16 INPUT
oh_i[106] No No No INPUT
oh_i[107] Unreachable Unreachable Unreachable INPUT
addr_i[6:0] Unreachable Unreachable Unreachable INPUT
en_i Yes Yes T1,T2,T3 Yes T1,T2,T3 INPUT
err_o No No No OUTPUT

*Tests covering at least one bit in the range
0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%