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Assertions Success:

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Detail Report for Cover Sequences

Cover Sequences All Matches:

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Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	49494806	257	257	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	49494806	105	105	2
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	49494806	105	105	2
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	49494806	65	65	2
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tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	49494806	45	45	2
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	49494806	59	59	2
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