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Assertions Uncovered:

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Assertions Success:

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Detail Report for Cover Sequences

Cover Sequences All Matches:

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tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	50175082	14	14	0
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Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	50175082	344	344	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	50175082	31	31	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	50175082	31	31	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	50175082	14	14	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	50175082	5	5	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	50175082	8	8	0
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tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	50175082	1589	1589	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	50175082	2621	2621	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	50175082	2337423	2337423	874