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tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.WreadyKnown_A	0	0	470344131	470226543	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.gen_passthru_fifo.paramCheckPass	0	0	741	741	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.DataKnown_A	0	0	470344131	95346885	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.DepthKnown_A	0	0	470344131	470226543	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.RvalidKnown_A	0	0	470344131	470226543	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.WreadyKnown_A	0	0	470344131	470226543	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.gen_passthru_fifo.paramCheckPass	0	0	741	741	0	0
tb.dut.u_reg.u_socket.maxN	0	0	741	741	0	0
tb.dut.u_reg.wePulse	0	0	470344131	26325863	0	0
tb.dut.u_tlul_adapter.AddrOutKnown_A	0	0	466099035	466028682	0	0
tb.dut.u_tlul_adapter.DataIntgOptions_A	0	0	576	576	0	0
tb.dut.u_tlul_adapter.ReqOutKnown_A	0	0	466099035	466028682	0	0
tb.dut.u_tlul_adapter.SramDwHasByteGranularity_A	0	0	576	576	0	0
tb.dut.u_tlul_adapter.SramDwIsMultipleOfTlulWidth_A	0	0	576	576	0	0
tb.dut.u_tlul_adapter.TlOutKnownIfFifoKnown_A	0	0	466099035	466028682	0	0
tb.dut.u_tlul_adapter.TlOutValidKnown_A	0	0	466099035	466028682	0	0
tb.dut.u_tlul_adapter.WdataOutKnown_A	0	0	466099035	466028682	0	0
tb.dut.u_tlul_adapter.WeOutKnown_A	0	0	466099035	466028682	0	0
tb.dut.u_tlul_adapter.WmaskOutKnown_A	0	0	466099035	466028682	0	0
tb.dut.u_tlul_adapter.adapterNoReadOrWrite	0	0	576	576	0	0
tb.dut.u_tlul_adapter.u_err.dataWidthOnly32_A	0	0	576	576	0	0
tb.dut.u_tlul_adapter.u_reqfifo.DataKnown_A	0	0	466099035	36594607	0	0
tb.dut.u_tlul_adapter.u_reqfifo.DepthKnown_A	0	0	466099035	466028682	0	0
tb.dut.u_tlul_adapter.u_reqfifo.RvalidKnown_A	0	0	466099035	466028682	0	0
tb.dut.u_tlul_adapter.u_reqfifo.WreadyKnown_A	0	0	466099035	466028682	0	0
tb.dut.u_tlul_adapter.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	466099035	36594607	0	0
tb.dut.u_tlul_adapter.u_rsp_gen.DataWidthCheck_A	0	0	576	576	0	0
tb.dut.u_tlul_adapter.u_rsp_gen.PayLoadWidthCheck	0	0	576	576	0	0
tb.dut.u_tlul_adapter.u_rspfifo.DepthKnown_A	0	0	466099035	466028682	0	0
tb.dut.u_tlul_adapter.u_rspfifo.RvalidKnown_A	0	0	466099035	466028682	0	0
tb.dut.u_tlul_adapter.u_rspfifo.WreadyKnown_A	0	0	466099035	466028682	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.DepthKnown_A	0	0	466099035	466028682	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.RvalidKnown_A	0	0	466099035	466028682	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.WreadyKnown_A	0	0	466099035	466028682	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_packer.DataIStable_M	0	0	466099035	3585929	0	576
tb.dut.u_packer.DataOStableWhenPending_A	0	0	466099035	4072035	0	576
tb.dut.u_packer.FlushFollowedByDone_A	0	0	466099035	47012	0	576

Assertions Excluded:

ASSERTIONS	CATEGORY	SEVERITY	EXCLUSION	EXCLUDE ANNOTATION	SRC
tb.dut.u_tlul_adapter.u_rspfifo.DataKnown_A	0	0	Excluded	[UNSUPPORTED] excluded by fpv
tb.dut.u_tlul_adapter.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	Excluded	[UNSUPPORTED] excluded by fpv
tb.dut.u_tlul_adapter.u_sramreqfifo.DataKnown_A	0	0	Excluded	[UNSUPPORTED] excluded by fpv
tb.dut.u_tlul_adapter.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	Excluded	[UNSUPPORTED] excluded by fpv

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	470344605	276694	276694	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	470344605	507	507	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	470344605	531	531	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	470344605	301	301	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	470344605	62	62	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	470344605	237	237	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	470344605	329	329	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	470344605	10645	10645	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	470344605	1480282	1480282	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	470344605	37235200	37235200	701

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	470344605	276694	276694	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	470344605	507	507	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	470344605	531	531	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	470344605	301	301	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	470344605	62	62	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	470344605	237	237	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	470344605	329	329	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	470344605	10645	10645	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	470344605	1480282	1480282	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	470344605	37235200	37235200	701