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tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.RvalidKnown_A	0	0	1537189593	1537063825	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.WreadyKnown_A	0	0	1537189593	1537063825	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.gen_passthru_fifo.paramCheckPass	0	0	913	913	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.DataKnown_A	0	0	1537189593	391121531	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.DepthKnown_A	0	0	1537189593	1537063825	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.RvalidKnown_A	0	0	1537189593	1537063825	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.WreadyKnown_A	0	0	1537189593	1537063825	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.gen_passthru_fifo.paramCheckPass	0	0	913	913	0	0
tb.dut.u_reg.u_socket.maxN	0	0	913	913	0	0
tb.dut.u_reg.wePulse	0	0	1537189593	99640617	0	0
tb.dut.u_tlul_adapter.AddrOutKnown_A	0	0	1535981541	1535899406	0	0
tb.dut.u_tlul_adapter.DataIntgOptions_A	0	0	748	748	0	0
tb.dut.u_tlul_adapter.ReqOutKnown_A	0	0	1535981541	1535899406	0	0
tb.dut.u_tlul_adapter.SramDwHasByteGranularity_A	0	0	748	748	0	0
tb.dut.u_tlul_adapter.SramDwIsMultipleOfTlulWidth_A	0	0	748	748	0	0
tb.dut.u_tlul_adapter.TlOutKnownIfFifoKnown_A	0	0	1535981541	1535899406	0	0
tb.dut.u_tlul_adapter.TlOutValidKnown_A	0	0	1535981541	1535899406	0	0
tb.dut.u_tlul_adapter.WdataOutKnown_A	0	0	1535981541	1535899406	0	0
tb.dut.u_tlul_adapter.WeOutKnown_A	0	0	1535981541	1535899406	0	0
tb.dut.u_tlul_adapter.WmaskOutKnown_A	0	0	1535981541	1535899406	0	0
tb.dut.u_tlul_adapter.adapterNoReadOrWrite	0	0	748	748	0	0
tb.dut.u_tlul_adapter.u_err.dataWidthOnly32_A	0	0	748	748	0	0
tb.dut.u_tlul_adapter.u_reqfifo.DataKnown_A	0	0	1535981541	105971346	0	0
tb.dut.u_tlul_adapter.u_reqfifo.DepthKnown_A	0	0	1535981541	1535899406	0	0
tb.dut.u_tlul_adapter.u_reqfifo.RvalidKnown_A	0	0	1535981541	1535899406	0	0
tb.dut.u_tlul_adapter.u_reqfifo.WreadyKnown_A	0	0	1535981541	1535899406	0	0
tb.dut.u_tlul_adapter.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	1535981541	105971346	0	0
tb.dut.u_tlul_adapter.u_rsp_gen.DataWidthCheck_A	0	0	748	748	0	0
tb.dut.u_tlul_adapter.u_rsp_gen.PayLoadWidthCheck	0	0	748	748	0	0
tb.dut.u_tlul_adapter.u_rspfifo.DepthKnown_A	0	0	1535981541	1535899406	0	0
tb.dut.u_tlul_adapter.u_rspfifo.RvalidKnown_A	0	0	1535981541	1535899406	0	0
tb.dut.u_tlul_adapter.u_rspfifo.WreadyKnown_A	0	0	1535981541	1535899406	0	0
tb.dut.u_tlul_adapter.u_sram_byte.SramReadbackAndIntg	0	0	748	748	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.DepthKnown_A	0	0	1535981541	1535899406	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.RvalidKnown_A	0	0	1535981541	1535899406	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.WreadyKnown_A	0	0	1535981541	1535899406	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_packer.DataIStable_M	0	0	1535981541	730724	0	748
tb.dut.u_packer.DataOStableWhenPending_A	0	0	1535981541	887482	0	748
tb.dut.u_packer.FlushFollowedByDone_A	0	0	1535981541	107700	0	748

Assertions Excluded:

ASSERTIONS	CATEGORY	SEVERITY	EXCLUSION	EXCLUDE ANNOTATION	SRC
tb.dut.u_tlul_adapter.u_rspfifo.DataKnown_A	0	0	Excluded	[UNSUPPORTED] excluded by fpv
tb.dut.u_tlul_adapter.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	Excluded	[UNSUPPORTED] excluded by fpv
tb.dut.u_tlul_adapter.u_sramreqfifo.DataKnown_A	0	0	Excluded	[UNSUPPORTED] excluded by fpv
tb.dut.u_tlul_adapter.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	Excluded	[UNSUPPORTED] excluded by fpv

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	1537190164	74835	74835	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1537190164	794	794	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1537190164	809	809	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1537190164	488	488	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1537190164	92	92	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1537190164	388	388	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1537190164	406	406	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	1537190164	9734	9734	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	1537190164	17706	17706	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	1537190164	150441974	150441974	892

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	1537190164	74835	74835	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1537190164	794	794	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1537190164	809	809	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1537190164	488	488	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1537190164	92	92	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1537190164	388	388	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1537190164	406	406	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	1537190164	9734	9734	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	1537190164	17706	17706	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	1537190164	150441974	150441974	892