Design Hierarchy
dashboard | hierarchy | modlist | groups | tests | asserts

NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
tb 97.74 95.40 97.22 100.00 97.06 98.27 98.48
dut 97.74 95.40 97.22 100.00 97.06 98.27 98.48
gen_alert_tx[0].u_prim_alert_sender 100.00 100.00
hmac_csr_assert 100.00 100.00
intr_hw_fifo_empty 100.00 100.00 100.00 100.00 100.00
intr_hw_hmac_done 100.00 100.00 100.00 100.00 100.00
intr_hw_hmac_err 100.00 100.00 100.00 100.00 100.00
tlul_assert_device 100.00 100.00 100.00 100.00
u_hmac 98.46 100.00 96.15 100.00 97.70
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gen_normal_fifo.u_fifo_cnt 100.00 100.00 100.00 100.00
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gen_multimode_logic.u_prim_sha2_multimode 96.32 98.13 96.42 95.00 95.74
u_pad 93.70 96.12 94.93 90.91 92.86
u_reg 98.18 93.17 97.71 100.00 100.00 100.00
u_alert_test 100.00 100.00
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u_chk 100.00 100.00
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u_reg_if 98.97 97.14 98.75 100.00 100.00
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u_rsp_intg_gen 83.33 66.67 100.00
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reqfifo 100.00 100.00 100.00
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u_tlul_adapter 92.44 90.04 100.00 98.48 81.25
u_err 100.00 100.00 100.00 100.00 100.00
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u_rsp_gen 91.67 83.33 100.00
u_rspfifo 87.20 97.14 100.00 91.67 60.00
gen_normal_fifo.u_fifo_cnt 100.00 100.00 100.00 100.00
u_sram_byte 100.00 100.00 100.00
u_sramreqfifo 88.57 94.29 100.00 100.00 60.00
gen_normal_fifo.u_fifo_cnt 100.00 100.00 100.00 100.00
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0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%