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Assertions Uncovered:

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Assertions Success:

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tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.DataKnown_A	0	0	501250558	70917892	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.DepthKnown_A	0	0	501250558	501137829	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.RvalidKnown_A	0	0	501250558	501137829	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.WreadyKnown_A	0	0	501250558	501137829	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.gen_passthru_fifo.paramCheckPass	0	0	658	658	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.DataKnown_A	0	0	501250558	121239315	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.DepthKnown_A	0	0	501250558	501137829	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.RvalidKnown_A	0	0	501250558	501137829	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.WreadyKnown_A	0	0	501250558	501137829	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.gen_passthru_fifo.paramCheckPass	0	0	658	658	0	0
tb.dut.u_reg.u_socket.maxN	0	0	658	658	0	0
tb.dut.u_reg.wePulse	0	0	501250558	25223219	0	0
tb.dut.u_tlul_adapter.AddrOutKnown_A	0	0	492318665	492251793	0	0
tb.dut.u_tlul_adapter.DataIntgOptions_A	0	0	493	493	0	0
tb.dut.u_tlul_adapter.ReqOutKnown_A	0	0	492318665	492251793	0	0
tb.dut.u_tlul_adapter.SramDwHasByteGranularity_A	0	0	493	493	0	0
tb.dut.u_tlul_adapter.SramDwIsMultipleOfTlulWidth_A	0	0	493	493	0	0
tb.dut.u_tlul_adapter.TlOutKnownIfFifoKnown_A	0	0	492318665	492251793	0	0
tb.dut.u_tlul_adapter.TlOutValidKnown_A	0	0	492318665	492251793	0	0
tb.dut.u_tlul_adapter.WdataOutKnown_A	0	0	492318665	492251793	0	0
tb.dut.u_tlul_adapter.WeOutKnown_A	0	0	492318665	492251793	0	0
tb.dut.u_tlul_adapter.WmaskOutKnown_A	0	0	492318665	492251793	0	0
tb.dut.u_tlul_adapter.adapterNoReadOrWrite	0	0	493	493	0	0
tb.dut.u_tlul_adapter.u_err.dataWidthOnly32_A	0	0	493	493	0	0
tb.dut.u_tlul_adapter.u_reqfifo.DataKnown_A	0	0	492318665	37348570	0	0
tb.dut.u_tlul_adapter.u_reqfifo.DepthKnown_A	0	0	492318665	492251793	0	0
tb.dut.u_tlul_adapter.u_reqfifo.RvalidKnown_A	0	0	492318665	492251793	0	0
tb.dut.u_tlul_adapter.u_reqfifo.WreadyKnown_A	0	0	492318665	492251793	0	0
tb.dut.u_tlul_adapter.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	492318665	37348570	0	0
tb.dut.u_tlul_adapter.u_rsp_gen.DataWidthCheck_A	0	0	493	493	0	0
tb.dut.u_tlul_adapter.u_rsp_gen.PayLoadWidthCheck	0	0	493	493	0	0
tb.dut.u_tlul_adapter.u_rspfifo.DepthKnown_A	0	0	492318665	492251793	0	0
tb.dut.u_tlul_adapter.u_rspfifo.RvalidKnown_A	0	0	492318665	492251793	0	0
tb.dut.u_tlul_adapter.u_rspfifo.WreadyKnown_A	0	0	492318665	492251793	0	0
tb.dut.u_tlul_adapter.u_sram_byte.SramReadbackAndIntg	0	0	493	493	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.DepthKnown_A	0	0	492318665	492251793	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.RvalidKnown_A	0	0	492318665	492251793	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.WreadyKnown_A	0	0	492318665	492251793	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_packer.DataIStable_M	0	0	492318665	159	0	493
tb.dut.u_packer.DataOStableWhenPending_A	0	0	492318665	251	0	493
tb.dut.u_packer.FlushFollowedByDone_A	0	0	492318665	18092	0	493

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	501250970	2816	2816	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	501250970	505	505	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	501250970	522	522	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	501250970	298	298	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	501250970	61	61	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	501250970	244	244	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	501250970	176	176	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	501250970	12595	12595	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	501250970	26706	26706	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	501250970	39785546	39785546	629

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	501250970	2816	2816	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	501250970	505	505	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	501250970	522	522	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	501250970	298	298	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	501250970	61	61	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	501250970	244	244	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	501250970	176	176	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	501250970	12595	12595	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	501250970	26706	26706	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	501250970	39785546	39785546	629