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Assertions Success:

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tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.DataKnown_A	0	0	508321592	77332868	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.DepthKnown_A	0	0	508321592	508217352	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.RvalidKnown_A	0	0	508321592	508217352	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.WreadyKnown_A	0	0	508321592	508217352	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.gen_passthru_fifo.paramCheckPass	0	0	659	659	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.DataKnown_A	0	0	508321592	125925833	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.DepthKnown_A	0	0	508321592	508217352	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.RvalidKnown_A	0	0	508321592	508217352	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.WreadyKnown_A	0	0	508321592	508217352	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.gen_passthru_fifo.paramCheckPass	0	0	659	659	0	0
tb.dut.u_reg.u_socket.maxN	0	0	659	659	0	0
tb.dut.u_reg.wePulse	0	0	508321592	26483164	0	0
tb.dut.u_tlul_adapter.AddrOutKnown_A	0	0	499536744	499476358	0	0
tb.dut.u_tlul_adapter.DataIntgOptions_A	0	0	494	494	0	0
tb.dut.u_tlul_adapter.ReqOutKnown_A	0	0	499536744	499476358	0	0
tb.dut.u_tlul_adapter.SramDwHasByteGranularity_A	0	0	494	494	0	0
tb.dut.u_tlul_adapter.SramDwIsMultipleOfTlulWidth_A	0	0	494	494	0	0
tb.dut.u_tlul_adapter.TlOutKnownIfFifoKnown_A	0	0	499536744	499476358	0	0
tb.dut.u_tlul_adapter.TlOutValidKnown_A	0	0	499536744	499476358	0	0
tb.dut.u_tlul_adapter.WdataOutKnown_A	0	0	499536744	499476358	0	0
tb.dut.u_tlul_adapter.WeOutKnown_A	0	0	499536744	499476358	0	0
tb.dut.u_tlul_adapter.WmaskOutKnown_A	0	0	499536744	499476358	0	0
tb.dut.u_tlul_adapter.adapterNoReadOrWrite	0	0	494	494	0	0
tb.dut.u_tlul_adapter.u_err.dataWidthOnly32_A	0	0	494	494	0	0
tb.dut.u_tlul_adapter.u_reqfifo.DataKnown_A	0	0	499536744	39062510	0	0
tb.dut.u_tlul_adapter.u_reqfifo.DepthKnown_A	0	0	499536744	499476358	0	0
tb.dut.u_tlul_adapter.u_reqfifo.RvalidKnown_A	0	0	499536744	499476358	0	0
tb.dut.u_tlul_adapter.u_reqfifo.WreadyKnown_A	0	0	499536744	499476358	0	0
tb.dut.u_tlul_adapter.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	499536744	39062510	0	0
tb.dut.u_tlul_adapter.u_rsp_gen.DataWidthCheck_A	0	0	494	494	0	0
tb.dut.u_tlul_adapter.u_rsp_gen.PayLoadWidthCheck	0	0	494	494	0	0
tb.dut.u_tlul_adapter.u_rspfifo.DepthKnown_A	0	0	499536744	499476358	0	0
tb.dut.u_tlul_adapter.u_rspfifo.RvalidKnown_A	0	0	499536744	499476358	0	0
tb.dut.u_tlul_adapter.u_rspfifo.WreadyKnown_A	0	0	499536744	499476358	0	0
tb.dut.u_tlul_adapter.u_sram_byte.SramReadbackAndIntg	0	0	494	494	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.DepthKnown_A	0	0	499536744	499476358	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.RvalidKnown_A	0	0	499536744	499476358	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.WreadyKnown_A	0	0	499536744	499476358	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_packer.DataIStable_M	0	0	499536744	155	0	494
tb.dut.u_packer.DataOStableWhenPending_A	0	0	499536744	271	0	494
tb.dut.u_packer.FlushFollowedByDone_A	0	0	499536744	18685	0	494

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	508321998	3063	3063	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	508321998	570	570	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	508321998	590	590	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	508321998	362	362	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	508321998	70	70	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	508321998	283	283	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	508321998	376	376	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	508321998	10133	10133	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	508321998	22842	22842	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	508321998	45398286	45398286	632

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	508321998	3063	3063	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	508321998	570	570	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	508321998	590	590	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	508321998	362	362	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	508321998	70	70	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	508321998	283	283	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	508321998	376	376	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	508321998	10133	10133	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	508321998	22842	22842	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	508321998	45398286	45398286	632