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Assertions Success:

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tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.DataKnown_A	0	0	524015184	67888140	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.DepthKnown_A	0	0	524015184	523909720	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.RvalidKnown_A	0	0	524015184	523909720	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.WreadyKnown_A	0	0	524015184	523909720	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.gen_passthru_fifo.paramCheckPass	0	0	660	660	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.DataKnown_A	0	0	524015184	132455712	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.DepthKnown_A	0	0	524015184	523909720	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.RvalidKnown_A	0	0	524015184	523909720	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.WreadyKnown_A	0	0	524015184	523909720	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.gen_passthru_fifo.paramCheckPass	0	0	660	660	0	0
tb.dut.u_reg.u_socket.maxN	0	0	660	660	0	0
tb.dut.u_reg.wePulse	0	0	524015184	23610435	0	0
tb.dut.u_tlul_adapter.AddrOutKnown_A	0	0	493955066	493890717	0	0
tb.dut.u_tlul_adapter.DataIntgOptions_A	0	0	495	495	0	0
tb.dut.u_tlul_adapter.ReqOutKnown_A	0	0	493955066	493890717	0	0
tb.dut.u_tlul_adapter.SramDwHasByteGranularity_A	0	0	495	495	0	0
tb.dut.u_tlul_adapter.SramDwIsMultipleOfTlulWidth_A	0	0	495	495	0	0
tb.dut.u_tlul_adapter.TlOutKnownIfFifoKnown_A	0	0	493955066	493890717	0	0
tb.dut.u_tlul_adapter.TlOutValidKnown_A	0	0	493955066	493890717	0	0
tb.dut.u_tlul_adapter.WdataOutKnown_A	0	0	493955066	493890717	0	0
tb.dut.u_tlul_adapter.WeOutKnown_A	0	0	493955066	493890717	0	0
tb.dut.u_tlul_adapter.WmaskOutKnown_A	0	0	493955066	493890717	0	0
tb.dut.u_tlul_adapter.adapterNoReadOrWrite	0	0	495	495	0	0
tb.dut.u_tlul_adapter.u_err.dataWidthOnly32_A	0	0	495	495	0	0
tb.dut.u_tlul_adapter.u_reqfifo.DataKnown_A	0	0	493955066	39301145	0	0
tb.dut.u_tlul_adapter.u_reqfifo.DepthKnown_A	0	0	493955066	493890717	0	0
tb.dut.u_tlul_adapter.u_reqfifo.RvalidKnown_A	0	0	493955066	493890717	0	0
tb.dut.u_tlul_adapter.u_reqfifo.WreadyKnown_A	0	0	493955066	493890717	0	0
tb.dut.u_tlul_adapter.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	493955066	39301145	0	0
tb.dut.u_tlul_adapter.u_rsp_gen.DataWidthCheck_A	0	0	495	495	0	0
tb.dut.u_tlul_adapter.u_rsp_gen.PayLoadWidthCheck	0	0	495	495	0	0
tb.dut.u_tlul_adapter.u_rspfifo.DepthKnown_A	0	0	493955066	493890717	0	0
tb.dut.u_tlul_adapter.u_rspfifo.RvalidKnown_A	0	0	493955066	493890717	0	0
tb.dut.u_tlul_adapter.u_rspfifo.WreadyKnown_A	0	0	493955066	493890717	0	0
tb.dut.u_tlul_adapter.u_sram_byte.SramReadbackAndIntg	0	0	495	495	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.DepthKnown_A	0	0	493955066	493890717	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.RvalidKnown_A	0	0	493955066	493890717	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.WreadyKnown_A	0	0	493955066	493890717	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_packer.DataIStable_M	0	0	493955066	45	0	495
tb.dut.u_packer.DataOStableWhenPending_A	0	0	493955066	83	0	495
tb.dut.u_packer.FlushFollowedByDone_A	0	0	493955066	17501	0	495

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	524015589	4761	4761	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	524015589	2135	2135	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	524015589	2144	2144	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	524015589	1445	1445	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	524015589	91	91	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	524015589	1124	1124	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	524015589	717	717	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	524015589	8704	8704	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	524015589	25842	25842	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	524015589	42486742	42486742	635

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	524015589	4761	4761	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	524015589	2135	2135	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	524015589	2144	2144	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	524015589	1445	1445	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	524015589	91	91	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	524015589	1124	1124	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	524015589	717	717	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	524015589	8704	8704	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	524015589	25842	25842	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	524015589	42486742	42486742	635