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Assertions Uncovered:

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Assertions Success:

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tb.dut.u_reg.u_socket.gen_dfifo[0].fifo_d.rspfifo.DepthKnown_A	0	0	491090868	490976340	0	0
tb.dut.u_reg.u_socket.gen_dfifo[0].fifo_d.rspfifo.RvalidKnown_A	0	0	491090868	490976340	0	0
tb.dut.u_reg.u_socket.gen_dfifo[0].fifo_d.rspfifo.WreadyKnown_A	0	0	491090868	490976340	0	0
tb.dut.u_reg.u_socket.gen_dfifo[0].fifo_d.rspfifo.gen_passthru_fifo.paramCheckPass	0	0	651	651	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.DataKnown_A	0	0	491090868	62825473	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.DataKnown_AKnownEnable	0	0	491090868	490976340	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.DepthKnown_A	0	0	491090868	490976340	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.RvalidKnown_A	0	0	491090868	490976340	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.WreadyKnown_A	0	0	491090868	490976340	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.gen_passthru_fifo.paramCheckPass	0	0	651	651	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.DataKnown_A	0	0	491090868	120220442	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.DataKnown_AKnownEnable	0	0	491090868	490976340	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.DepthKnown_A	0	0	491090868	490976340	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.RvalidKnown_A	0	0	491090868	490976340	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.WreadyKnown_A	0	0	491090868	490976340	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.gen_passthru_fifo.paramCheckPass	0	0	651	651	0	0
tb.dut.u_reg.u_socket.maxN	0	0	651	651	0	0
tb.dut.u_reg.wePulse	0	0	491090868	23083694	0	0
tb.dut.u_tlul_adapter.AddrOutKnown_A	0	0	468390979	468322612	0	0
tb.dut.u_tlul_adapter.DataIntgOptions_A	0	0	486	486	0	0
tb.dut.u_tlul_adapter.ReqOutKnown_A	0	0	468390979	468322612	0	0
tb.dut.u_tlul_adapter.SramDwHasByteGranularity_A	0	0	486	486	0	0
tb.dut.u_tlul_adapter.SramDwIsMultipleOfTlulWidth_A	0	0	486	486	0	0
tb.dut.u_tlul_adapter.TlOutKnownIfFifoKnown_A	0	0	468390979	468322612	0	0
tb.dut.u_tlul_adapter.TlOutValidKnown_A	0	0	468390979	468322612	0	0
tb.dut.u_tlul_adapter.WdataOutKnown_A	0	0	468390979	468322612	0	0
tb.dut.u_tlul_adapter.WeOutKnown_A	0	0	468390979	468322612	0	0
tb.dut.u_tlul_adapter.WmaskOutKnown_A	0	0	468390979	468322612	0	0
tb.dut.u_tlul_adapter.adapterNoReadOrWrite	0	0	486	486	0	0
tb.dut.u_tlul_adapter.u_err.dataWidthOnly32_A	0	0	486	486	0	0
tb.dut.u_tlul_adapter.u_reqfifo.DataKnown_A	0	0	468390979	34438287	0	0
tb.dut.u_tlul_adapter.u_reqfifo.DataKnown_AKnownEnable	0	0	468390979	468322612	0	0
tb.dut.u_tlul_adapter.u_reqfifo.DepthKnown_A	0	0	468390979	468322612	0	0
tb.dut.u_tlul_adapter.u_reqfifo.RvalidKnown_A	0	0	468390979	468322612	0	0
tb.dut.u_tlul_adapter.u_reqfifo.WreadyKnown_A	0	0	468390979	468322612	0	0
tb.dut.u_tlul_adapter.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	468390979	34438287	0	0
tb.dut.u_tlul_adapter.u_rsp_gen.DataWidthCheck_A	0	0	486	486	0	0
tb.dut.u_tlul_adapter.u_rsp_gen.PayLoadWidthCheck	0	0	486	486	0	0
tb.dut.u_tlul_adapter.u_rspfifo.DataKnown_AKnownEnable	0	0	468390979	468322612	0	0
tb.dut.u_tlul_adapter.u_rspfifo.DepthKnown_A	0	0	468390979	468322612	0	0
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tb.dut.u_tlul_adapter.u_rspfifo.WreadyKnown_A	0	0	468390979	468322612	0	0
tb.dut.u_tlul_adapter.u_sram_byte.SramReadbackAndIntg	0	0	486	486	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.DataKnown_AKnownEnable	0	0	468390979	468322612	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.DepthKnown_A	0	0	468390979	468322612	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.RvalidKnown_A	0	0	468390979	468322612	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.WreadyKnown_A	0	0	468390979	468322612	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_packer.DataIStable_M	0	0	468390979	196	0	486
tb.dut.u_packer.DataOStableWhenPending_A	0	0	468390979	341	0	486
tb.dut.u_packer.FlushFollowedByDone_A	0	0	468390979	16744	0	486

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	491091283	2359	2359	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	491091283	1094	1094	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	491091283	1106	1106	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	491091283	692	692	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	491091283	62	62	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	491091283	522	522	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	491091283	620	620	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	491091283	7917	7917	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	491091283	31210	31210	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	491091283	41297201	41297201	631

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	491091283	2359	2359	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	491091283	1094	1094	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	491091283	1106	1106	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	491091283	692	692	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	491091283	62	62	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	491091283	522	522	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	491091283	620	620	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	491091283	7917	7917	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	491091283	31210	31210	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	491091283	41297201	41297201	631