Design Hierarchy
dashboard | hierarchy | modlist | groups | tests | asserts

NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
tb 97.25 95.37 97.22 100.00 94.12 98.25 98.52
dut 97.25 95.37 97.22 100.00 94.12 98.25 98.52
gen_alert_tx[0].u_prim_alert_sender 100.00 100.00
hmac_csr_assert 100.00 100.00
intr_hw_fifo_empty 100.00 100.00 100.00 100.00 100.00
intr_hw_hmac_done 100.00 100.00 100.00 100.00 100.00
intr_hw_hmac_err 100.00 100.00 100.00 100.00 100.00
tlul_assert_device 100.00 100.00
u_hmac 98.46 100.00 96.15 100.00 97.70
u_msg_fifo 100.00 100.00 100.00 100.00 100.00
gen_normal_fifo.u_fifo_cnt 100.00 100.00 100.00 100.00
u_packer 97.51 100.00 93.75 96.30 100.00
u_prim_sha2_512 95.47 98.60 96.71 90.00 96.59
gen_multimode_logic.u_prim_sha2_multimode 95.07 98.13 96.42 90.00 95.74
u_pad 91.43 96.12 94.93 81.82 92.86
u_reg 98.18 93.17 97.71 100.00 100.00 100.00
u_alert_test 100.00 100.00
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u_chk 100.00 100.00
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wr_en_data_arb 100.00 100.00 100.00 100.00
u_intr_enable_hmac_err 100.00 100.00 100.00 100.00
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u_intr_state_fifo_empty 92.59 77.78 100.00 100.00
wr_en_data_arb 50.00 50.00
u_intr_state_hmac_done 100.00 100.00 100.00 100.00
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u_intr_state_hmac_err 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00
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u_reg_if 98.97 97.14 98.75 100.00 100.00
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u_rsp_intg_gen 83.33 66.67 100.00
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u_socket 99.69 98.75 100.00 100.00 100.00
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reqfifo 100.00 100.00 100.00
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gen_dfifo[1].fifo_d 100.00 100.00 100.00 100.00 100.00
reqfifo 100.00 100.00 100.00
rspfifo 100.00 100.00 100.00
u_status_fifo_depth 100.00 100.00
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u_tlul_adapter 92.85 90.04 100.00 98.48 82.86
u_err 100.00 100.00 100.00 100.00 100.00
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u_rspfifo 88.87 97.14 100.00 91.67 66.67
gen_normal_fifo.u_fifo_cnt 100.00 100.00 100.00 100.00
u_sram_byte 100.00 100.00 100.00
u_sramreqfifo 90.24 94.29 100.00 100.00 66.67
gen_normal_fifo.u_fifo_cnt 100.00 100.00 100.00 100.00
u_tlul_data_integ_enc_data 0.00 0.00
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u_data_gen 0.00 0.00
0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%