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Detail Report for Assertions

Assertions Success:

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tb.dut.tlul_assert_device.gen_assert_final[99].noOutstandingReqsAtEndOfSim_A	0	0	1520	1520	0	0
tb.dut.tlul_assert_device.gen_assert_final[9].noOutstandingReqsAtEndOfSim_A	0	0	1520	1520	0	0
tb.dut.tlul_assert_device.gen_device.aDataKnown_M	0	0	550197767	12134719	0	0
tb.dut.tlul_assert_device.gen_device.addrSizeAlignedErr_A	0	0	550196803	5993	0	0
tb.dut.tlul_assert_device.gen_device.contigMask_M	0	0	550197767	79705208	0	0
tb.dut.tlul_assert_device.gen_device.dDataKnown_A	0	0	550197767	82492389	0	0
tb.dut.tlul_assert_device.gen_device.legalAOpcodeErr_A	0	0	550196803	6584	0	0
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tb.dut.tlul_assert_device.gen_device.legalDParam_A	0	0	550197767	93483558	0	0
tb.dut.tlul_assert_device.gen_device.pendingReqPerSrc_M	0	0	550197767	85831956	0	0
tb.dut.tlul_assert_device.gen_device.respMustHaveReq_A	0	0	550197767	93483558	0	0
tb.dut.tlul_assert_device.gen_device.respOpcode_A	0	0	550197767	93483558	0	0
tb.dut.tlul_assert_device.gen_device.respSzEqReqSz_A	0	0	550197767	93483558	0	0
tb.dut.tlul_assert_device.gen_device.sizeGTEMaskErr_A	0	0	550196803	3561	0	0
tb.dut.tlul_assert_device.gen_device.sizeMatchesMaskErr_A	0	0	550196803	2838	0	0
tb.dut.tlul_assert_device.p_dbw.TlDbw_A	0	0	1520	1520	0	0
tb.dut.u_reg.en2addrHit	0	0	550196803	62218945	0	0
tb.dut.u_reg.reAfterRv	0	0	550196803	62218794	0	0
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tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1520	1520	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1520	1520	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1520	1520	0	0
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tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1520	1520	0	0
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tb.dut.u_reg.wePulse	0	0	550196803	7069408	0	0

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Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	550197767	1108089	1108089	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	550197767	119	119	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	550197767	133	133	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	550197767	89	89	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	550197767	23	23	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	550197767	67	67	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	550197767	73	73	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	550197767	2858	2858	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	550197767	18034889	18034889	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	550197767	20597646	20597646	1500

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	550197767	1108089	1108089	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	550197767	119	119	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	550197767	133	133	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	550197767	89	89	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	550197767	23	23	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	550197767	67	67	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	550197767	73	73	0
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