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Detail Report for Assertions

Assertions Success:

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tb.dut.tlul_assert_device.gen_assert_final[99].noOutstandingReqsAtEndOfSim_A	0	0	1377	1377	0	0
tb.dut.tlul_assert_device.gen_assert_final[9].noOutstandingReqsAtEndOfSim_A	0	0	1377	1377	0	0
tb.dut.tlul_assert_device.gen_device.aDataKnown_M	0	0	424228524	9536568	0	0
tb.dut.tlul_assert_device.gen_device.addrSizeAlignedErr_A	0	0	424227666	5699	0	0
tb.dut.tlul_assert_device.gen_device.contigMask_M	0	0	424228524	64068440	0	0
tb.dut.tlul_assert_device.gen_device.dDataKnown_A	0	0	424228524	70921192	0	0
tb.dut.tlul_assert_device.gen_device.legalAOpcodeErr_A	0	0	424227666	6348	0	0
tb.dut.tlul_assert_device.gen_device.legalAParam_M	0	0	424228524	68893403	0	0
tb.dut.tlul_assert_device.gen_device.legalDParam_A	0	0	424228524	80973830	0	0
tb.dut.tlul_assert_device.gen_device.pendingReqPerSrc_M	0	0	424228524	68893403	0	0
tb.dut.tlul_assert_device.gen_device.respMustHaveReq_A	0	0	424228524	80973830	0	0
tb.dut.tlul_assert_device.gen_device.respOpcode_A	0	0	424228524	80973830	0	0
tb.dut.tlul_assert_device.gen_device.respSzEqReqSz_A	0	0	424228524	80973830	0	0
tb.dut.tlul_assert_device.gen_device.sizeGTEMaskErr_A	0	0	424227666	3504	0	0
tb.dut.tlul_assert_device.gen_device.sizeMatchesMaskErr_A	0	0	424227666	2676	0	0
tb.dut.tlul_assert_device.p_dbw.TlDbw_A	0	0	1377	1377	0	0
tb.dut.u_reg.en2addrHit	0	0	424227666	49859280	0	0
tb.dut.u_reg.reAfterRv	0	0	424227666	49859143	0	0
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tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1377	1377	0	0
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tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1377	1377	0	0
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tb.dut.u_reg.wePulse	0	0	424227666	5298804	0	0

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	424228524	980641	980641	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	424228524	81	81	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	424228524	85	85	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	424228524	53	53	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	424228524	14	14	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	424228524	41	41	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	424228524	24	24	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	424228524	2051	2051	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	424228524	12621269	12621269	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	424228524	15771103	15771103	1357

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	424228524	980641	980641	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	424228524	81	81	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	424228524	85	85	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	424228524	53	53	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	424228524	14	14	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	424228524	41	41	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	424228524	24	24	0
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