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Detail Report for Assertions

Assertions Uncovered:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
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Assertions Success:

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tb.dut.i2c_core.u_fifos.u_tx_fifo_sram_adapter.u_oup_buf.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	426363040	97158234	0	0
tb.dut.i2c_core.u_i2c_controller_fsm.SclOutputGlitch_A	0	0	426363040	5090723	0	0
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tb.dut.i2c_core.u_i2c_target_fsm.AcqFifoDeepEnough_A	0	0	426363040	426185254	0	0
tb.dut.i2c_core.u_i2c_target_fsm.SclOutputGlitch_A	0	0	426363040	56104	0	0
tb.dut.i2c_csr_assert.ctrl_rd_A	0	0	426927876	1770	0	0
tb.dut.i2c_csr_assert.host_fifo_config_rd_A	0	0	426927876	5105	0	0
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Assertions Incomplete:

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Detail Report for Cover Sequences

Cover Sequences All Matches:

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Cover Sequences First Matches:

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