Design Hierarchy
dashboard | hierarchy | modlist | groups | tests | asserts

NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
tb 91.12 96.88 89.46 97.22 70.83 93.90 98.44
dut 91.12 96.88 89.46 97.22 70.83 93.90 98.44
gen_alert_tx[0].u_prim_alert_sender 100.00 100.00
i2c_core 87.16 95.62 83.75 70.83 90.92 94.69
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u_oup_buf 97.16 100.00 88.64 100.00 100.00
gen_normal_fifo.u_fifo_cnt 100.00 100.00 100.00 100.00
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u_inp_buf 90.91 100.00 72.73 90.91 100.00
gen_normal_fifo.u_fifo_cnt 88.21 100.00 80.00 84.62
u_oup_buf 97.16 100.00 88.64 100.00 100.00
gen_normal_fifo.u_fifo_cnt 100.00 100.00 100.00 100.00
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u_inp_buf 94.32 100.00 81.82 95.45 100.00
gen_normal_fifo.u_fifo_cnt 94.10 100.00 90.00 92.31
u_oup_buf 97.16 100.00 88.64 100.00 100.00
gen_normal_fifo.u_fifo_cnt 100.00 100.00 100.00 100.00
u_sram_ptrs 100.00 100.00 100.00 100.00
u_i2c_bus_monitor 89.50 96.26 90.32 81.82 89.58
u_i2c_controller_fsm 83.63 90.34 75.91 66.67 85.25 100.00
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u_sync_1 100.00 100.00 100.00
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u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
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u_reg 98.67 98.59 97.16 100.00 97.58 100.00
subtree...
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