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Detail Report for Assertions

Assertions Uncovered:

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tb.dut.tlul_assert_device.gen_assert_final[98].noOutstandingReqsAtEndOfSim_A	0	0	1096	1096	0	0
tb.dut.tlul_assert_device.gen_assert_final[99].noOutstandingReqsAtEndOfSim_A	0	0	1096	1096	0	0
tb.dut.tlul_assert_device.gen_assert_final[9].noOutstandingReqsAtEndOfSim_A	0	0	1096	1096	0	0
tb.dut.tlul_assert_device.gen_device.aDataKnown_M	0	0	30521054	642808	0	0
tb.dut.tlul_assert_device.gen_device.addrSizeAlignedErr_A	0	0	30520350	21063	0	0
tb.dut.tlul_assert_device.gen_device.contigMask_M	0	0	30521054	4415378	0	0
tb.dut.tlul_assert_device.gen_device.dDataKnown_A	0	0	30265109	5868619	0	0
tb.dut.tlul_assert_device.gen_device.legalAOpcodeErr_A	0	0	30520350	20307	0	0
tb.dut.tlul_assert_device.gen_device.legalAParam_M	0	0	30521054	5076337	0	0
tb.dut.tlul_assert_device.gen_device.legalDParam_A	0	0	30521054	7046184	0	0
tb.dut.tlul_assert_device.gen_device.pendingReqPerSrc_M	0	0	30521054	5076337	0	0
tb.dut.tlul_assert_device.gen_device.respMustHaveReq_A	0	0	30521054	7046184	0	0
tb.dut.tlul_assert_device.gen_device.respOpcode_A	0	0	30521054	7046184	0	0
tb.dut.tlul_assert_device.gen_device.respSzEqReqSz_A	0	0	30521054	7046184	0	0
tb.dut.tlul_assert_device.gen_device.sizeGTEMaskErr_A	0	0	30520350	14915	0	0
tb.dut.tlul_assert_device.gen_device.sizeMatchesMaskErr_A	0	0	30520350	15389	0	0
tb.dut.tlul_assert_device.p_dbw.TlDbw_A	0	0	1096	1096	0	0
tb.dut.u_checks.gen_key_chk[0].u_key_pad.WidthCheck_A	0	0	891	891	0	0
tb.dut.u_checks.gen_key_chk[1].u_key_pad.WidthCheck_A	0	0	891	891	0	0
tb.dut.u_checks.u_creator_seed.WidthCheck_A	0	0	891	891	0	0
tb.dut.u_checks.u_devid.WidthCheck_A	0	0	891	891	0	0
tb.dut.u_checks.u_health_state.WidthCheck_A	0	0	891	891	0	0
tb.dut.u_checks.u_owner_seed.WidthCheck_A	0	0	891	891	0	0
tb.dut.u_ctrl.CntZero_A	0	0	27619422	27523	0	0
tb.dut.u_ctrl.DataEnDis_A	0	0	27008264	26903	0	0
tb.dut.u_ctrl.DataEn_A	0	0	27008264	7067259	0	0
tb.dut.u_ctrl.GeneralLegalCommands_A	0	0	28311992	68379	0	0
tb.dut.u_ctrl.InitLegalCommands_A	0	0	28311992	1713055	0	0
tb.dut.u_ctrl.LoadKey_A	0	0	27863884	21627091	0	0
tb.dut.u_ctrl.OwnerLegalCommands_A	0	0	28311992	1627797	0	0
tb.dut.u_ctrl.SameErrCnt_A	0	0	891	891	0	0
tb.dut.u_ctrl.StageDisableSel_A	0	0	28311992	797936	0	0
tb.dut.u_ctrl.u_data_en.u_state_regs.AssertConnected_A	0	0	891	891	0	0
tb.dut.u_ctrl.u_data_en.u_state_regs_A	0	0	28311992	28146915	0	0
tb.dut.u_ctrl.u_hw_sel.OutputsKnown_A	0	0	28311992	28146915	0	0
tb.dut.u_ctrl.u_op_state.u_state_regs.AssertConnected_A	0	0	891	891	0	0
tb.dut.u_ctrl.u_op_state.u_state_regs_A	0	0	28311992	28146915	0	0
tb.dut.u_ctrl.u_state_regs.AssertConnected_A	0	0	891	891	0	0
tb.dut.u_ctrl.u_state_regs_A	0	0	28311992	28146915	0	0
tb.dut.u_intr_op_done.IntrTKind_A	0	0	891	891	0	0
tb.dut.u_kmac_if.AdvRemBytes_A	0	0	891	891	0	0
tb.dut.u_kmac_if.GenRemBytes_A	0	0	891	891	0	0
tb.dut.u_kmac_if.IdRemBytes_A	0	0	891	891	0	0
tb.dut.u_kmac_if.LastStrb_A	0	0	27619422	20316024	0	0
tb.dut.u_kmac_if.u_state_regs.AssertConnected_A	0	0	891	891	0	0
tb.dut.u_kmac_if.u_state_regs_A	0	0	28311992	28146915	0	0
tb.dut.u_lc_keymgr_en_sync.NumCopiesMustBeGreaterZero_A	0	0	891	891	0	0
tb.dut.u_lc_keymgr_en_sync.OutputsKnown_A	0	0	28311992	28146915	0	0
tb.dut.u_lc_keymgr_en_sync.gen_flops.OutputDelay_A	0	0	28311992	28139424	0	2673
tb.dut.u_reg.en2addrHit	0	0	30520350	4606002	0	0
tb.dut.u_reg.reAfterRv	0	0	30520350	4605974	0	0
tb.dut.u_reg.rePulse	0	0	30520350	4227084	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	1096	1096	0	0
tb.dut.u_reg.u_control_shadowed_cdi_sel.CheckSwAccessIsLegal_A	0	0	1096	1096	0	0
tb.dut.u_reg.u_control_shadowed_dest_sel.CheckSwAccessIsLegal_A	0	0	1096	1096	0	0
tb.dut.u_reg.u_control_shadowed_operation.CheckSwAccessIsLegal_A	0	0	1096	1096	0	0
tb.dut.u_reg.u_max_creator_key_ver_shadowed.CheckSwAccessIsLegal_A	0	0	1096	1096	0	0
tb.dut.u_reg.u_max_owner_int_key_ver_shadowed.CheckSwAccessIsLegal_A	0	0	1096	1096	0	0
tb.dut.u_reg.u_max_owner_key_ver_shadowed.CheckSwAccessIsLegal_A	0	0	1096	1096	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	1096	1096	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1096	1096	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1096	1096	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1096	1096	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1096	1096	0	0
tb.dut.u_reg.u_reseed_interval_shadowed.CheckSwAccessIsLegal_A	0	0	1096	1096	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1096	1096	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1096	1096	0	0
tb.dut.u_reg.wePulse	0	0	30520350	378890	0	0
tb.dut.u_reseed_ctrl.u_edn_req.DataOutputDiffFromPrev_A	0	0	28311992	20384191	0	0
tb.dut.u_reseed_ctrl.u_edn_req.DataOutputValid_A	0	0	28311992	84370	0	0
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.gen_assert_data_dst2src.SyncReqAckDataHoldDst2SrcA	0	0	28311992	168871	0	0
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.gen_assert_data_dst2src.SyncReqAckDataHoldDst2SrcB	0	0	28311992	168854	0	0
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.u_prim_sync_reqack.SyncReqAckAckNeedsReq	0	0	47257956	168938	0	0
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.u_prim_sync_reqack.SyncReqAckHoldReq	0	0	28311992	84370	0	0
tb.dut.u_sideload_ctrl.KmacKeySource_a	0	0	27863884	11394	0	0
tb.dut.u_sideload_ctrl.u_mubi_buf.NumCopiesMustBeGreaterZero_A	0	0	891	891	0	0
tb.dut.u_sideload_ctrl.u_mubi_buf.OutputsKnown_A	0	0	28311992	28146915	0	0
tb.dut.u_sideload_ctrl.u_mubi_buf.gen_no_flops.OutputDelay_A	0	0	28311992	28146915	0	0
tb.dut.u_sideload_ctrl.u_state_regs.AssertConnected_A	0	0	891	891	0	0
tb.dut.u_sideload_ctrl.u_state_regs_A	0	0	28311992	28146915	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_ctrl.SecCmCFILinear_A	0	0	28311992	0	0	4788
tb.dut.u_lc_keymgr_en_sync.gen_flops.OutputDelay_A	0	0	28311992	28139424	0	2673

Assertions Excluded:

ASSERTIONS	CATEGORY	SEVERITY	EXCLUSION	EXCLUDE ANNOTATION	SRC
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_packer_fifo.DataOStableWhenPending_A	0	0	Excluded	[UNR] rready_i is tied to 1 from prim_edn_req module.
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_packer_fifo.ValidOPairedWithReadyI_A	0	0	Excluded	[UNR] rready_i is tied to 1 from prim_edn_req module.

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	30521054	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	30521054	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	30521054	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	30521054	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	30521054	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	30521054	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	30521054	6650	6650	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	30521054	5716	5716	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	30521054	86619	86619	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	30521054	2706609	2706609	1028

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	30521054	6650	6650	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	30521054	5716	5716	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	30521054	86619	86619	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	30521054	2706609	2706609	1028