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Detail Report for Assertions

Assertions Uncovered:

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tb.dut.tlul_assert_device.gen_assert_final[98].noOutstandingReqsAtEndOfSim_A	0	0	1066	1066	0	0
tb.dut.tlul_assert_device.gen_assert_final[99].noOutstandingReqsAtEndOfSim_A	0	0	1066	1066	0	0
tb.dut.tlul_assert_device.gen_assert_final[9].noOutstandingReqsAtEndOfSim_A	0	0	1066	1066	0	0
tb.dut.tlul_assert_device.gen_device.aDataKnown_M	0	0	31039460	534571	0	0
tb.dut.tlul_assert_device.gen_device.addrSizeAlignedErr_A	0	0	31038825	12995	0	0
tb.dut.tlul_assert_device.gen_device.contigMask_M	0	0	31039460	4749576	0	0
tb.dut.tlul_assert_device.gen_device.dDataKnown_A	0	0	30689562	5904585	0	0
tb.dut.tlul_assert_device.gen_device.legalAOpcodeErr_A	0	0	31038825	13091	0	0
tb.dut.tlul_assert_device.gen_device.legalAParam_M	0	0	31039460	5450211	0	0
tb.dut.tlul_assert_device.gen_device.legalDParam_A	0	0	31039460	7088759	0	0
tb.dut.tlul_assert_device.gen_device.pendingReqPerSrc_M	0	0	31039460	5450211	0	0
tb.dut.tlul_assert_device.gen_device.respMustHaveReq_A	0	0	31039460	7088759	0	0
tb.dut.tlul_assert_device.gen_device.respOpcode_A	0	0	31039460	7088759	0	0
tb.dut.tlul_assert_device.gen_device.respSzEqReqSz_A	0	0	31039460	7088759	0	0
tb.dut.tlul_assert_device.gen_device.sizeGTEMaskErr_A	0	0	31038825	8971	0	0
tb.dut.tlul_assert_device.gen_device.sizeMatchesMaskErr_A	0	0	31038825	8625	0	0
tb.dut.tlul_assert_device.p_dbw.TlDbw_A	0	0	1066	1066	0	0
tb.dut.u_checks.gen_key_chk[0].u_key_pad.WidthCheck_A	0	0	861	861	0	0
tb.dut.u_checks.gen_key_chk[1].u_key_pad.WidthCheck_A	0	0	861	861	0	0
tb.dut.u_checks.u_creator_seed.WidthCheck_A	0	0	861	861	0	0
tb.dut.u_checks.u_devid.WidthCheck_A	0	0	861	861	0	0
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tb.dut.u_checks.u_owner_seed.WidthCheck_A	0	0	861	861	0	0
tb.dut.u_ctrl.CntZero_A	0	0	27173322	27904	0	0
tb.dut.u_ctrl.DataEnDis_A	0	0	26454118	27358	0	0
tb.dut.u_ctrl.DataEn_A	0	0	26454118	6742668	0	0
tb.dut.u_ctrl.GeneralLegalCommands_A	0	0	28055203	45139	0	0
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tb.dut.u_ctrl.LoadKey_A	0	0	27495224	21592892	0	0
tb.dut.u_ctrl.OwnerLegalCommands_A	0	0	28055203	1651053	0	0
tb.dut.u_ctrl.SameErrCnt_A	0	0	861	861	0	0
tb.dut.u_ctrl.StageDisableSel_A	0	0	28055203	767434	0	0
tb.dut.u_ctrl.u_data_en.u_state_regs.AssertConnected_A	0	0	861	861	0	0
tb.dut.u_ctrl.u_data_en.u_state_regs_A	0	0	28055203	27894924	0	0
tb.dut.u_ctrl.u_hw_sel.OutputsKnown_A	0	0	28055203	27894924	0	0
tb.dut.u_ctrl.u_op_state.u_state_regs.AssertConnected_A	0	0	861	861	0	0
tb.dut.u_ctrl.u_op_state.u_state_regs_A	0	0	28055203	27894924	0	0
tb.dut.u_ctrl.u_state_regs.AssertConnected_A	0	0	861	861	0	0
tb.dut.u_ctrl.u_state_regs_A	0	0	28055203	27894924	0	0
tb.dut.u_intr_op_done.IntrTKind_A	0	0	861	861	0	0
tb.dut.u_kmac_if.AdvRemBytes_A	0	0	861	861	0	0
tb.dut.u_kmac_if.GenRemBytes_A	0	0	861	861	0	0
tb.dut.u_kmac_if.IdRemBytes_A	0	0	861	861	0	0
tb.dut.u_kmac_if.LastStrb_A	0	0	27173322	20208326	0	0
tb.dut.u_kmac_if.u_state_regs.AssertConnected_A	0	0	861	861	0	0
tb.dut.u_kmac_if.u_state_regs_A	0	0	28055203	27894924	0	0
tb.dut.u_lc_keymgr_en_sync.NumCopiesMustBeGreaterZero_A	0	0	861	861	0	0
tb.dut.u_lc_keymgr_en_sync.OutputsKnown_A	0	0	28055203	27894924	0	0
tb.dut.u_lc_keymgr_en_sync.gen_flops.OutputDelay_A	0	0	28055203	27888195	0	2583
tb.dut.u_reg.en2addrHit	0	0	31038825	5052290	0	0
tb.dut.u_reg.reAfterRv	0	0	31038825	5052290	0	0
tb.dut.u_reg.rePulse	0	0	31038825	4679381	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	1066	1066	0	0
tb.dut.u_reg.u_control_shadowed_cdi_sel.CheckSwAccessIsLegal_A	0	0	1066	1066	0	0
tb.dut.u_reg.u_control_shadowed_cdi_sel.MubiIsNotYetSupported_A	0	0	31038825	30802888	0	0
tb.dut.u_reg.u_control_shadowed_dest_sel.CheckSwAccessIsLegal_A	0	0	1066	1066	0	0
tb.dut.u_reg.u_control_shadowed_dest_sel.MubiIsNotYetSupported_A	0	0	31038825	30802888	0	0
tb.dut.u_reg.u_control_shadowed_operation.CheckSwAccessIsLegal_A	0	0	1066	1066	0	0
tb.dut.u_reg.u_control_shadowed_operation.MubiIsNotYetSupported_A	0	0	31038825	30802888	0	0
tb.dut.u_reg.u_max_creator_key_ver_shadowed.CheckSwAccessIsLegal_A	0	0	1066	1066	0	0
tb.dut.u_reg.u_max_creator_key_ver_shadowed.MubiIsNotYetSupported_A	0	0	31038825	30802888	0	0
tb.dut.u_reg.u_max_owner_int_key_ver_shadowed.CheckSwAccessIsLegal_A	0	0	1066	1066	0	0
tb.dut.u_reg.u_max_owner_int_key_ver_shadowed.MubiIsNotYetSupported_A	0	0	31038825	30802888	0	0
tb.dut.u_reg.u_max_owner_key_ver_shadowed.CheckSwAccessIsLegal_A	0	0	1066	1066	0	0
tb.dut.u_reg.u_max_owner_key_ver_shadowed.MubiIsNotYetSupported_A	0	0	31038825	30802888	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	1066	1066	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1066	1066	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1066	1066	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1066	1066	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1066	1066	0	0
tb.dut.u_reg.u_reseed_interval_shadowed.CheckSwAccessIsLegal_A	0	0	1066	1066	0	0
tb.dut.u_reg.u_reseed_interval_shadowed.MubiIsNotYetSupported_A	0	0	31038825	30802888	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1066	1066	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1066	1066	0	0
tb.dut.u_reg.wePulse	0	0	31038825	372909	0	0
tb.dut.u_reseed_ctrl.u_edn_req.DataOutputDiffFromPrev_A	0	0	28055203	20092963	0	0
tb.dut.u_reseed_ctrl.u_edn_req.DataOutputValid_A	0	0	28055203	100892	0	0
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.gen_assert_data_dst2src.SyncReqAckDataHoldDst2SrcA	0	0	28055203	201888	0	0
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.gen_assert_data_dst2src.SyncReqAckDataHoldDst2SrcB	0	0	28055203	201874	0	0
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.u_prim_sync_reqack.SyncReqAckAckNeedsReq	0	0	93042249	201961	0	0
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_sync_reqack_data.u_prim_sync_reqack.SyncReqAckHoldReq	0	0	28055203	100892	0	0
tb.dut.u_sideload_ctrl.KmacKeySource_a	0	0	27495224	11455	0	0
tb.dut.u_sideload_ctrl.u_mubi_buf.NumCopiesMustBeGreaterZero_A	0	0	861	861	0	0
tb.dut.u_sideload_ctrl.u_mubi_buf.OutputsKnown_A	0	0	28055203	27894924	0	0
tb.dut.u_sideload_ctrl.u_mubi_buf.gen_no_flops.OutputDelay_A	0	0	28055203	27894924	0	0
tb.dut.u_sideload_ctrl.u_state_regs.AssertConnected_A	0	0	861	861	0	0
tb.dut.u_sideload_ctrl.u_state_regs_A	0	0	28055203	27894924	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_ctrl.SecCmCFILinear_A	0	0	28055203	0	0	4771
tb.dut.u_lc_keymgr_en_sync.gen_flops.OutputDelay_A	0	0	28055203	27888195	0	2583

Assertions Excluded:

ASSERTIONS	CATEGORY	SEVERITY	EXCLUSION	EXCLUDE ANNOTATION	SRC
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_packer_fifo.DataOStableWhenPending_A	0	0	Excluded	[UNR] rready_i is tied to 1 from prim_edn_req module.
tb.dut.u_reseed_ctrl.u_edn_req.u_prim_packer_fifo.ValidOPairedWithReadyI_A	0	0	Excluded	[UNR] rready_i is tied to 1 from prim_edn_req module.

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	31039460	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	31039460	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	31039460	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	31039460	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	31039460	0	0	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	31039460	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	31039460	13069	13069	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	31039460	7762	7762	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	31039460	180069	180069	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	31039460	2194897	2194897	1029

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	31039460	13069	13069	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	31039460	7762	7762	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	31039460	180069	180069	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	31039460	2194897	2194897	1029