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Assertions by Category
ASSERTPROPERTIESSEQUENCES
Total392010
Category 0392010


Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total392010
Severity 0392010


Summary for Assertions
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Success38898.98
Failure00.00
Incomplete71.79
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number10100.00
Uncovered00.00
All Matches10100.00
First Matches10100.00


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
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tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck 0099399300
tb.dut.u_reg_tap.u_rsp_intg_gen.DataWidthCheck_A 0099399300
tb.dut.u_reg_tap.u_rsp_intg_gen.PayLoadWidthCheck 0099399300
tb.dut.u_reg_tap.wePulse 0011270072014337300
tb.dut.u_tap_tlul_host.DontExceeedMaxReqs 0011023290439591100
tb.dut.u_tap_tlul_host.u_cmd_intg_gen.PayMaxWidthCheck_A 0080880800
tb.dut.u_tap_tlul_host.u_rsp_chk.PayLoadWidthCheck 0080880800

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_lc_ctrl_fsm.ClkBypStaysOnOnceAsserted_A 001102329045753532064
tb.dut.u_lc_ctrl_fsm.EscStaysOnOnceAsserted_A 0011023290419714430012
tb.dut.u_lc_ctrl_fsm.FlashRmaStaysOnOnceAsserted_A 00110232904564873011
tb.dut.u_lc_ctrl_fsm.SecCmCFILinear_A 00110232904002128
tb.dut.u_lc_ctrl_fsm.gen_syncs[0].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A 0010985915310544008102391
tb.dut.u_lc_ctrl_fsm.gen_syncs[1].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A 0010985915310544008102391
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.gen_flops.OutputDelay_A 0010999680710557593402403


Detail Report for Cover Sequences

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C 001127013237697690
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 0011270132363631
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 0011270132364641
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 0011270132322221
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 0011270132329291
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 0011270132316161
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 0011270132325251
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 00112701323287128710
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C 00112701323878087800
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C 00112701323875540875540297

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C 001127013237697690
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 0011270132363631
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 0011270132364641
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 0011270132322221
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 0011270132329291
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 0011270132316161
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 0011270132325251
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 00112701323287128710
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C 00112701323878087800
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C 00112701323875540875540297

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