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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_rma_token_valid.gen_no_flops.OutputDelay_A	0	0	104135130	99940449	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.NumCopiesMustBeGreaterZero_A	0	0	812	812	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.OutputsKnown_A	0	0	104221778	100018554	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.gen_no_flops.OutputDelay_A	0	0	104221778	100018554	0	0
tb.dut.u_lc_ctrl_fsm.u_state_regs.AssertConnected_A	0	0	812	812	0	0
tb.dut.u_lc_ctrl_fsm.u_state_regs_A	0	0	98506186	94740718	0	0
tb.dut.u_lc_ctrl_kmac_if.DataStable_A	0	0	104523667	41837981	0	0
tb.dut.u_lc_ctrl_kmac_if.u_prim_sync_reqack_data_in.u_prim_sync_reqack.SyncReqAckAckNeedsReq	0	0	100764610	21945	0	0
tb.dut.u_lc_ctrl_kmac_if.u_prim_sync_reqack_data_in.u_prim_sync_reqack.SyncReqAckHoldReq	0	0	104523667	23179	0	0
tb.dut.u_lc_ctrl_kmac_if.u_state_regs.AssertConnected_A	0	0	812	812	0	0
tb.dut.u_lc_ctrl_kmac_if.u_state_regs_A	0	0	101805881	97739187	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	82486449	82485637	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	104523667	104522855	0	0
tb.dut.u_prim_lc_sync.NumCopiesMustBeGreaterZero_A	0	0	812	812	0	0
tb.dut.u_prim_lc_sync.OutputsKnown_A	0	0	104523667	100275886	0	0
tb.dut.u_prim_lc_sync.gen_no_flops.OutputDelay_A	0	0	104523667	100275886	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	56715	55903	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	923	111	0	0
tb.dut.u_reg.en2addrHit	0	0	106715954	3328961	0	0
tb.dut.u_reg.reAfterRv	0	0	106715954	3328960	0	0
tb.dut.u_reg.rePulse	0	0	106715954	2995468	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	997	997	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg.wePulse	0	0	106715954	333492	0	0
tb.dut.u_reg_tap.en2addrHit	0	0	106715954	404358	0	0
tb.dut.u_reg_tap.reAfterRv	0	0	106715954	404358	0	0
tb.dut.u_reg_tap.rePulse	0	0	106715954	259462	0	0
tb.dut.u_reg_tap.u_chk.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.AllowedLatency_A	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.MatchedWidthAssert	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.u_err.dataWidthOnly32_A	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.DataWidthCheck_A	0	0	997	997	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg_tap.wePulse	0	0	106715954	144896	0	0
tb.dut.u_tap_tlul_host.DontExceeedMaxReqs	0	0	104523667	394257	0	0
tb.dut.u_tap_tlul_host.u_cmd_intg_gen.PayMaxWidthCheck_A	0	0	812	812	0	0
tb.dut.u_tap_tlul_host.u_rsp_chk.PayLoadWidthCheck	0	0	812	812	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_lc_ctrl_fsm.ClkBypStaysOnOnceAsserted_A	0	0	104523667	5655612	0	64
tb.dut.u_lc_ctrl_fsm.EscStaysOnOnceAsserted_A	0	0	104523667	19774485	0	7
tb.dut.u_lc_ctrl_fsm.FlashRmaStaysOnOnceAsserted_A	0	0	104523667	566330	0	15
tb.dut.u_lc_ctrl_fsm.SecCmCFILinear_A	0	0	104523667	0	0	2241
tb.dut.u_lc_ctrl_fsm.gen_syncs[0].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A	0	0	104208834	99842558	0	2421
tb.dut.u_lc_ctrl_fsm.gen_syncs[1].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A	0	0	104208834	99842558	0	2421
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.gen_flops.OutputDelay_A	0	0	104281848	99914943	0	2412

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	106716577	1264	1264	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	106716577	9	9	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	106716577	9	9	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	106716577	2	2	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	106716577	3	3	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	106716577	1	1	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	106716577	8	8	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	106716577	4589	4589	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	106716577	12001	12001	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	106716577	759723	759723	305

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	106716577	1264	1264	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	106716577	9	9	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	106716577	9	9	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	106716577	2	2	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	106716577	3	3	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	106716577	1	1	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	106716577	8	8	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	106716577	4589	4589	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	106716577	12001	12001	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	106716577	759723	759723	305