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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_lc_ctrl_fsm.u_lc_ctrl_signal_decode.StateInScrap_A	0	0	116928200	6727	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.NumCopiesMustBeGreaterZero_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.OutputsKnown_A	0	0	116638631	112176060	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.gen_flops.OutputDelay_A	0	0	116638631	111997314	0	2442
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_flash_rma_ack_buf.NumCopiesMustBeGreaterZero_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_flash_rma_ack_buf.OutputsKnown_A	0	0	116569489	112103515	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_flash_rma_ack_buf.gen_no_flops.OutputDelay_A	0	0	116569489	112103515	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_rma_token_valid.NumCopiesMustBeGreaterZero_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_rma_token_valid.OutputsKnown_A	0	0	116559536	112092143	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_rma_token_valid.gen_no_flops.OutputDelay_A	0	0	116559536	112092143	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.NumCopiesMustBeGreaterZero_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.OutputsKnown_A	0	0	116539832	112073185	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.gen_no_flops.OutputDelay_A	0	0	116539832	112073185	0	0
tb.dut.u_lc_ctrl_fsm.u_state_regs.AssertConnected_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_fsm.u_state_regs_A	0	0	110790904	106769648	0	0
tb.dut.u_lc_ctrl_kmac_if.DataStable_A	0	0	116928200	52151570	0	0
tb.dut.u_lc_ctrl_kmac_if.u_prim_sync_reqack_data_in.u_prim_sync_reqack.SyncReqAckAckNeedsReq	0	0	112464823	23779	0	0
tb.dut.u_lc_ctrl_kmac_if.u_prim_sync_reqack_data_in.u_prim_sync_reqack.SyncReqAckHoldReq	0	0	116928200	25039	0	0
tb.dut.u_lc_ctrl_kmac_if.u_state_regs.AssertConnected_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_kmac_if.u_state_regs_A	0	0	113908367	109567090	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	101024309	101023487	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	116928200	116927378	0	0
tb.dut.u_prim_lc_sync.NumCopiesMustBeGreaterZero_A	0	0	822	822	0	0
tb.dut.u_prim_lc_sync.OutputsKnown_A	0	0	116928200	112406385	0	0
tb.dut.u_prim_lc_sync.gen_no_flops.OutputDelay_A	0	0	116928200	112406385	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	60362	59540	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	949	127	0	0
tb.dut.u_reg.en2addrHit	0	0	119102354	3832123	0	0
tb.dut.u_reg.reAfterRv	0	0	119102354	3832123	0	0
tb.dut.u_reg.rePulse	0	0	119102354	3484856	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1007	1007	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg.wePulse	0	0	119102354	347267	0	0
tb.dut.u_reg_tap.en2addrHit	0	0	119102354	483241	0	0
tb.dut.u_reg_tap.reAfterRv	0	0	119102354	483241	0	0
tb.dut.u_reg_tap.rePulse	0	0	119102354	322536	0	0
tb.dut.u_reg_tap.u_chk.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.AllowedLatency_A	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.MatchedWidthAssert	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.u_err.dataWidthOnly32_A	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.DataWidthCheck_A	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg_tap.wePulse	0	0	119102354	160705	0	0
tb.dut.u_tap_tlul_host.DontExceeedMaxReqs	0	0	116928200	472452	0	0
tb.dut.u_tap_tlul_host.u_cmd_intg_gen.PayMaxWidthCheck_A	0	0	822	822	0	0
tb.dut.u_tap_tlul_host.u_rsp_chk.PayLoadWidthCheck	0	0	822	822	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_lc_ctrl_fsm.ClkBypStaysOnOnceAsserted_A	0	0	116928200	5939245	0	62
tb.dut.u_lc_ctrl_fsm.EscStaysOnOnceAsserted_A	0	0	116928200	19267605	0	5
tb.dut.u_lc_ctrl_fsm.FlashRmaStaysOnOnceAsserted_A	0	0	116928200	608726	0	12
tb.dut.u_lc_ctrl_fsm.SecCmCFILinear_A	0	0	116928200	0	0	2201
tb.dut.u_lc_ctrl_fsm.gen_syncs[0].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A	0	0	116569489	111924670	0	2424
tb.dut.u_lc_ctrl_fsm.gen_syncs[1].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A	0	0	116569489	111924670	0	2424
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.gen_flops.OutputDelay_A	0	0	116638631	111997314	0	2442

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	119103008	758	758	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	119103008	30	30	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	119103008	30	30	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	119103008	11	11	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	119103008	13	13	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	119103008	9	9	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	119103008	13	13	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	119103008	2670	2670	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	119103008	8331	8331	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	119103008	847948	847948	303

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	119103008	758	758	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	119103008	30	30	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	119103008	30	30	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	119103008	11	11	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	119103008	13	13	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	119103008	9	9	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	119103008	13	13	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	119103008	2670	2670	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	119103008	8331	8331	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	119103008	847948	847948	303