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tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_rma_token_valid.gen_no_flops.OutputDelay_A	0	0	92517991	88514910	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.NumCopiesMustBeGreaterZero_A	0	0	812	812	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.OutputsKnown_A	0	0	92548684	88542715	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.gen_no_flops.OutputDelay_A	0	0	92548684	88542715	0	0
tb.dut.u_lc_ctrl_fsm.u_state_regs.AssertConnected_A	0	0	812	812	0	0
tb.dut.u_lc_ctrl_fsm.u_state_regs_A	0	0	87868414	84250548	0	0
tb.dut.u_lc_ctrl_kmac_if.DataStable_A	0	0	92927837	39748723	0	0
tb.dut.u_lc_ctrl_kmac_if.u_prim_sync_reqack_data_in.u_prim_sync_reqack.SyncReqAckAckNeedsReq	0	0	89329930	20563	0	0
tb.dut.u_lc_ctrl_kmac_if.u_prim_sync_reqack_data_in.u_prim_sync_reqack.SyncReqAckHoldReq	0	0	92927837	21738	0	0
tb.dut.u_lc_ctrl_kmac_if.u_state_regs.AssertConnected_A	0	0	812	812	0	0
tb.dut.u_lc_ctrl_kmac_if.u_state_regs_A	0	0	90826298	86905970	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	72335587	72334775	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	92927837	92927025	0	0
tb.dut.u_prim_lc_sync.NumCopiesMustBeGreaterZero_A	0	0	812	812	0	0
tb.dut.u_prim_lc_sync.OutputsKnown_A	0	0	92927837	88864727	0	0
tb.dut.u_prim_lc_sync.gen_no_flops.OutputDelay_A	0	0	92927837	88864727	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	54202	53390	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	933	121	0	0
tb.dut.u_reg.en2addrHit	0	0	95133850	3437734	0	0
tb.dut.u_reg.reAfterRv	0	0	95133850	3437734	0	0
tb.dut.u_reg.rePulse	0	0	95133850	3109804	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	997	997	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	997	997	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg.wePulse	0	0	95133850	327930	0	0
tb.dut.u_reg_tap.en2addrHit	0	0	95133850	378587	0	0
tb.dut.u_reg_tap.reAfterRv	0	0	95133850	378587	0	0
tb.dut.u_reg_tap.rePulse	0	0	95133850	248114	0	0
tb.dut.u_reg_tap.u_chk.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.AllowedLatency_A	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.MatchedWidthAssert	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.u_err.dataWidthOnly32_A	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	997	997	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.DataWidthCheck_A	0	0	997	997	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.PayLoadWidthCheck	0	0	997	997	0	0
tb.dut.u_reg_tap.wePulse	0	0	95133850	130473	0	0
tb.dut.u_tap_tlul_host.DontExceeedMaxReqs	0	0	92927837	367928	0	0
tb.dut.u_tap_tlul_host.u_cmd_intg_gen.PayMaxWidthCheck_A	0	0	812	812	0	0
tb.dut.u_tap_tlul_host.u_rsp_chk.PayLoadWidthCheck	0	0	812	812	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_lc_ctrl_fsm.ClkBypStaysOnOnceAsserted_A	0	0	92927837	5066746	0	79
tb.dut.u_lc_ctrl_fsm.EscStaysOnOnceAsserted_A	0	0	92927837	16205700	0	6
tb.dut.u_lc_ctrl_fsm.FlashRmaStaysOnOnceAsserted_A	0	0	92927837	537528	0	15
tb.dut.u_lc_ctrl_fsm.SecCmCFILinear_A	0	0	92927837	0	0	2173
tb.dut.u_lc_ctrl_fsm.gen_syncs[0].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A	0	0	92578134	88411213	0	2409
tb.dut.u_lc_ctrl_fsm.gen_syncs[1].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A	0	0	92578134	88411213	0	2409
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.gen_flops.OutputDelay_A	0	0	92630801	88465438	0	2412

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	95134487	1049	1049	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	95134487	37	37	1
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	95134487	37	37	1
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	95134487	16	16	1
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	95134487	9	9	1
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	95134487	10	10	1
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	95134487	25	25	1
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	95134487	2301	2301	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	95134487	7804	7804	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	95134487	720059	720059	301

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	95134487	1049	1049	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	95134487	37	37	1
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	95134487	37	37	1
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	95134487	16	16	1
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	95134487	9	9	1
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	95134487	10	10	1
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	95134487	25	25	1
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	95134487	2301	2301	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	95134487	7804	7804	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	95134487	720059	720059	301