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Assertions Uncovered:

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tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.OutputsKnown_A	0	0	58396342	55140032	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.gen_flops.OutputDelay_A	0	0	58396342	55009592	0	2430
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_flash_rma_ack_buf.NumCopiesMustBeGreaterZero_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_flash_rma_ack_buf.OutputsKnown_A	0	0	58281917	55023223	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_flash_rma_ack_buf.gen_no_flops.OutputDelay_A	0	0	58281917	55023223	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_rma_token_valid.NumCopiesMustBeGreaterZero_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_rma_token_valid.OutputsKnown_A	0	0	58165862	54912803	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_rma_token_valid.gen_no_flops.OutputDelay_A	0	0	58165862	54912803	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.NumCopiesMustBeGreaterZero_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.OutputsKnown_A	0	0	58260646	55001140	0	0
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_test_token_valid.gen_no_flops.OutputDelay_A	0	0	58260646	55001140	0	0
tb.dut.u_lc_ctrl_fsm.u_state_regs.AssertConnected_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_fsm.u_state_regs_A	0	0	54612995	51640028	0	0
tb.dut.u_lc_ctrl_kmac_if.DataStable_A	0	0	58687553	16276956	0	0
tb.dut.u_lc_ctrl_kmac_if.u_prim_sync_reqack_data_in.u_prim_sync_reqack.SyncReqAckAckNeedsReq	0	0	55810402	17241	0	0
tb.dut.u_lc_ctrl_kmac_if.u_prim_sync_reqack_data_in.u_prim_sync_reqack.SyncReqAckHoldReq	0	0	58687553	18516	0	0
tb.dut.u_lc_ctrl_kmac_if.u_state_regs.AssertConnected_A	0	0	822	822	0	0
tb.dut.u_lc_ctrl_kmac_if.u_state_regs_A	0	0	56647134	53460723	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	42469422	42468600	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	58687553	58686731	0	0
tb.dut.u_prim_lc_sync.NumCopiesMustBeGreaterZero_A	0	0	822	822	0	0
tb.dut.u_prim_lc_sync.OutputsKnown_A	0	0	58687553	55372402	0	0
tb.dut.u_prim_lc_sync.gen_no_flops.OutputDelay_A	0	0	58687553	55372402	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	44262	43440	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	939	117	0	0
tb.dut.u_reg.en2addrHit	0	0	61168070	1897292	0	0
tb.dut.u_reg.reAfterRv	0	0	61168070	1897291	0	0
tb.dut.u_reg.rePulse	0	0	61168070	1606586	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1007	1007	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1007	1007	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg.wePulse	0	0	61168070	290705	0	0
tb.dut.u_reg_tap.en2addrHit	0	0	61168070	228145	0	0
tb.dut.u_reg_tap.reAfterRv	0	0	61168070	228145	0	0
tb.dut.u_reg_tap.rePulse	0	0	61168070	136086	0	0
tb.dut.u_reg_tap.u_chk.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.AllowedLatency_A	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.MatchedWidthAssert	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.u_err.dataWidthOnly32_A	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.DataWidthCheck_A	0	0	1007	1007	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1007	1007	0	0
tb.dut.u_reg_tap.wePulse	0	0	61168070	92059	0	0
tb.dut.u_tap_tlul_host.DontExceeedMaxReqs	0	0	58687553	218000	0	0
tb.dut.u_tap_tlul_host.u_cmd_intg_gen.PayMaxWidthCheck_A	0	0	822	822	0	0
tb.dut.u_tap_tlul_host.u_rsp_chk.PayLoadWidthCheck	0	0	822	822	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_lc_ctrl_fsm.ClkBypStaysOnOnceAsserted_A	0	0	58687553	3236251	0	71
tb.dut.u_lc_ctrl_fsm.EscStaysOnOnceAsserted_A	0	0	58687553	13356153	0	14
tb.dut.u_lc_ctrl_fsm.FlashRmaStaysOnOnceAsserted_A	0	0	58687553	347261	0	10
tb.dut.u_lc_ctrl_fsm.SecCmCFILinear_A	0	0	58687553	259200	0	2123
tb.dut.u_lc_ctrl_fsm.gen_syncs[0].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A	0	0	58281917	54892717	0	2445
tb.dut.u_lc_ctrl_fsm.gen_syncs[1].u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A	0	0	58281917	54892717	0	2445
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.gen_flops.OutputDelay_A	0	0	58396342	55009592	0	2430

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	61168700	1150	1150	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	61168700	34	34	1
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	61168700	34	34	1
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	61168700	10	10	1
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	61168700	19	19	1
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	61168700	9	9	1
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	61168700	18	18	1
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	61168700	4978	4978	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	61168700	11987	11987	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	61168700	966198	966198	301

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	61168700	1150	1150	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	61168700	34	34	1
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	61168700	34	34	1
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	61168700	10	10	1
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	61168700	19	19	1
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	61168700	9	9	1
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	61168700	18	18	1
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	61168700	4978	4978	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	61168700	11987	11987	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	61168700	966198	966198	301