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tb.dut.prim_tlul_assert_device.gen_assert_final[98].noOutstandingReqsAtEndOfSim_A	0	0	174	174	0	0
tb.dut.prim_tlul_assert_device.gen_assert_final[99].noOutstandingReqsAtEndOfSim_A	0	0	174	174	0	0
tb.dut.prim_tlul_assert_device.gen_assert_final[9].noOutstandingReqsAtEndOfSim_A	0	0	174	174	0	0
tb.dut.prim_tlul_assert_device.gen_device.aDataKnown_M	0	0	2757684	40442	0	0
tb.dut.prim_tlul_assert_device.gen_device.addrSizeAlignedErr_A	0	0	2757561	2944	0	0
tb.dut.prim_tlul_assert_device.gen_device.contigMask_M	0	0	2757684	16159	0	0
tb.dut.prim_tlul_assert_device.gen_device.dDataKnown_A	0	0	2757684	18623	0	0
tb.dut.prim_tlul_assert_device.gen_device.legalAOpcodeErr_A	0	0	2757561	3055	0	0
tb.dut.prim_tlul_assert_device.gen_device.legalAParam_M	0	0	2757684	74544	0	0
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tb.dut.prim_tlul_assert_device.gen_device.pendingReqPerSrc_M	0	0	2757684	74544	0	0
tb.dut.prim_tlul_assert_device.gen_device.respMustHaveReq_A	0	0	2757684	93338	0	0
tb.dut.prim_tlul_assert_device.gen_device.respOpcode_A	0	0	2757684	93338	0	0
tb.dut.prim_tlul_assert_device.gen_device.respSzEqReqSz_A	0	0	2757684	93338	0	0
tb.dut.prim_tlul_assert_device.gen_device.sizeGTEMaskErr_A	0	0	2757561	2277	0	0
tb.dut.prim_tlul_assert_device.gen_device.sizeMatchesMaskErr_A	0	0	2757561	2044	0	0
tb.dut.prim_tlul_assert_device.p_dbw.TlDbw_A	0	0	174	174	0	0
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tb.dut.u_otp.gen_generic.u_impl_generic.u_reg_top.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	174	174	0	0
tb.dut.u_otp.gen_generic.u_impl_generic.u_reg_top.u_rsp_intg_gen.DataWidthCheck_A	0	0	174	174	0	0
tb.dut.u_otp.gen_generic.u_impl_generic.u_reg_top.u_rsp_intg_gen.PayLoadWidthCheck	0	0	174	174	0	0
tb.dut.u_otp.gen_generic.u_impl_generic.u_reg_top.wePulse	0	0	2757561	8510	0	0
tb.dut.u_reg_core.en2addrHit	0	0	2757561	43355	0	0
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tb.dut.u_reg_core.u_chk.PayLoadWidthCheck	0	0	174	174	0	0
tb.dut.u_reg_core.u_reg_if.AllowedLatency_A	0	0	174	174	0	0
tb.dut.u_reg_core.u_reg_if.MatchedWidthAssert	0	0	174	174	0	0
tb.dut.u_reg_core.u_reg_if.u_err.dataWidthOnly32_A	0	0	174	174	0	0
tb.dut.u_reg_core.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	174	174	0	0
tb.dut.u_reg_core.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	174	174	0	0
tb.dut.u_reg_core.u_rsp_intg_gen.DataWidthCheck_A	0	0	174	174	0	0
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tb.dut.u_reg_core.u_socket.fifo_h.rspfifo.WreadyKnown_A	0	0	2757561	2705869	0	0
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tb.dut.u_reg_core.u_socket.gen_dfifo[0].fifo_d.reqfifo.DataKnown_A	0	0	2757561	17638	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[0].fifo_d.reqfifo.DepthKnown_A	0	0	2757561	2705869	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[0].fifo_d.reqfifo.RvalidKnown_A	0	0	2757561	2705869	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[0].fifo_d.reqfifo.WreadyKnown_A	0	0	2757561	2705869	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[0].fifo_d.reqfifo.gen_passthru_fifo.paramCheckPass	0	0	174	174	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[0].fifo_d.rspfifo.DataKnown_A	0	0	2757561	20863	0	0
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tb.dut.u_reg_core.u_socket.gen_dfifo[0].fifo_d.rspfifo.gen_passthru_fifo.paramCheckPass	0	0	174	174	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.reqfifo.DataKnown_A	0	0	2757561	83848	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.reqfifo.DepthKnown_A	0	0	2757561	2705869	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.reqfifo.RvalidKnown_A	0	0	2757561	2705869	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.reqfifo.WreadyKnown_A	0	0	2757561	2705869	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.reqfifo.gen_passthru_fifo.paramCheckPass	0	0	174	174	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.rspfifo.DataKnown_A	0	0	2757561	99013	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.rspfifo.DepthKnown_A	0	0	2757561	2705869	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.rspfifo.RvalidKnown_A	0	0	2757561	2705869	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.rspfifo.WreadyKnown_A	0	0	2757561	2705869	0	0
tb.dut.u_reg_core.u_socket.gen_dfifo[1].fifo_d.rspfifo.gen_passthru_fifo.paramCheckPass	0	0	174	174	0	0
tb.dut.u_reg_core.u_socket.maxN	0	0	174	174	0	0
tb.dut.u_reg_core.wePulse	0	0	2757561	25347	0	0

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.core_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	2757684	542	542	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	2757684	141	141	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	2757684	146	146	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	2757684	81	81	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	2757684	35	35	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	2757684	69	69	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	2757684	62	62	0
tb.dut.core_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	2757684	3906	3906	0
tb.dut.core_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	2757684	7462	7462	0
tb.dut.core_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	2757684	8508	8508	155
tb.dut.prim_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	2757684	274	274	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	2757684	96	96	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	2757684	98	98	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	2757684	67	67	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	2757684	7	7	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	2757684	56	56	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	2757684	73	73	0
tb.dut.prim_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	2757684	1340	1340	0
tb.dut.prim_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	2757684	3084	3084	0
tb.dut.prim_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	2757684	4342	4342	55

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.core_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	2757684	542	542	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	2757684	141	141	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	2757684	146	146	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	2757684	81	81	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	2757684	35	35	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	2757684	69	69	0
tb.dut.core_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	2757684	62	62	0
tb.dut.core_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	2757684	3906	3906	0
tb.dut.core_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	2757684	7462	7462	0
tb.dut.core_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	2757684	8508	8508	155
tb.dut.prim_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	2757684	274	274	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	2757684	96	96	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	2757684	98	98	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	2757684	67	67	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	2757684	7	7	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	2757684	56	56	0
tb.dut.prim_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	2757684	73	73	0
tb.dut.prim_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	2757684	1340	1340	0
tb.dut.prim_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	2757684	3084	3084	0
tb.dut.prim_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	2757684	4342	4342	55