Assertions
dashboard | hierarchy | modlist | groups | tests | asserts

Assertions by Category
ASSERTPROPERTIESSEQUENCES
Total4000
Category 04000


Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total4000
Severity 04000


Summary for Assertions
NUMBERPERCENT
Total Number40100.00
Uncovered25.00
Success3895.00
Failure00.00
Incomplete25.00
Without Attempts25.00


Detail Report for Assertions

Assertions Uncovered:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
prim_lfsr_tb.gen_duts[24].i_prim_lfsr.p_randomize_default_seed.UseDefaultSeedRandomizeCheck_A 000000
prim_lfsr_tb.gen_duts[8].i_prim_lfsr.p_randomize_default_seed.UseDefaultSeedRandomizeCheck_A 000000

Assertions Success:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
prim_lfsr_tb.gen_duts[24].i_prim_lfsr.CoeffCheck_A 001683511441167846304000
prim_lfsr_tb.gen_duts[24].i_prim_lfsr.DataKnownO_A 001683511441167846304000
prim_lfsr_tb.gen_duts[24].i_prim_lfsr.InputWidth_A 0010010000
prim_lfsr_tb.gen_duts[24].i_prim_lfsr.NextStateCheck_A 00168351144116778735340100
prim_lfsr_tb.gen_duts[24].i_prim_lfsr.NoLockups_A 001683511441167772160000
prim_lfsr_tb.gen_duts[24].i_prim_lfsr.OutputKnown_A 001683511441167846304000
prim_lfsr_tb.gen_duts[24].i_prim_lfsr.OutputWidth_A 0010010000
prim_lfsr_tb.gen_duts[24].i_prim_lfsr.gen_ext_seed_sva.ExtDefaultSeedInputCheck_A 00168351144133547700
prim_lfsr_tb.gen_duts[24].i_prim_lfsr.gen_fib_xnor.DefaultSeedNzCheck_A 00505000
prim_lfsr_tb.gen_duts[24].i_prim_lfsr.gen_fib_xnor.gen_lut.MaxLfsrWidth_A 00505000
prim_lfsr_tb.gen_duts[24].i_prim_lfsr.gen_fib_xnor.gen_lut.MinLfsrWidth_A 00505000
prim_lfsr_tb.gen_duts[24].i_prim_lfsr.gen_gal_xor.DefaultSeedNzCheck_A 00505000
prim_lfsr_tb.gen_duts[24].i_prim_lfsr.gen_gal_xor.gen_lut.MaxLfsrWidth_A 00505000
prim_lfsr_tb.gen_duts[24].i_prim_lfsr.gen_gal_xor.gen_lut.MinLfsrWidth_A 00505000
prim_lfsr_tb.gen_duts[24].i_prim_lfsr.gen_lockup_mechanism_sva.LfsrLockupCheck_A 00168351144110000
prim_lfsr_tb.gen_duts[24].i_prim_lfsr.gen_max_len_sva.MaximalLengthCheck0_A 001683511441220800
prim_lfsr_tb.gen_duts[24].i_prim_lfsr.gen_max_len_sva.MaximalLengthCheck1_A 001683511441167772140000
prim_lfsr_tb.gen_duts[24].i_prim_lfsr.gen_perm_check.p_perm_check.PermutationCheck_A 0010010000
prim_lfsr_tb.gen_duts[24].i_prim_lfsr.p_randomize_default_seed.DefaultSeedLocalRandomizeCheck_A 0010010000
prim_lfsr_tb.gen_duts[8].i_prim_lfsr.CoeffCheck_A 0011849636156561700
prim_lfsr_tb.gen_duts[8].i_prim_lfsr.DataKnownO_A 0011849636156561700
prim_lfsr_tb.gen_duts[8].i_prim_lfsr.InputWidth_A 0020020000
prim_lfsr_tb.gen_duts[8].i_prim_lfsr.NextStateCheck_A 00118496363620920200
prim_lfsr_tb.gen_duts[8].i_prim_lfsr.NoLockups_A 00118496365255000
prim_lfsr_tb.gen_duts[8].i_prim_lfsr.OutputKnown_A 0011849636156561700
prim_lfsr_tb.gen_duts[8].i_prim_lfsr.OutputWidth_A 0020020000
prim_lfsr_tb.gen_duts[8].i_prim_lfsr.gen_ext_seed_sva.ExtDefaultSeedInputCheck_A 001184963668407900
prim_lfsr_tb.gen_duts[8].i_prim_lfsr.gen_fib_xnor.DefaultSeedNzCheck_A 0010010000
prim_lfsr_tb.gen_duts[8].i_prim_lfsr.gen_fib_xnor.gen_lut.MaxLfsrWidth_A 0010010000
prim_lfsr_tb.gen_duts[8].i_prim_lfsr.gen_fib_xnor.gen_lut.MinLfsrWidth_A 0010010000
prim_lfsr_tb.gen_duts[8].i_prim_lfsr.gen_gal_xor.DefaultSeedNzCheck_A 0010010000
prim_lfsr_tb.gen_duts[8].i_prim_lfsr.gen_gal_xor.gen_lut.MaxLfsrWidth_A 0010010000
prim_lfsr_tb.gen_duts[8].i_prim_lfsr.gen_gal_xor.gen_lut.MinLfsrWidth_A 0010010000
prim_lfsr_tb.gen_duts[8].i_prim_lfsr.gen_lockup_mechanism_sva.LfsrLockupCheck_A 0011849636138800
prim_lfsr_tb.gen_duts[8].i_prim_lfsr.gen_max_len_sva.MaximalLengthCheck0_A 0011849636485900
prim_lfsr_tb.gen_duts[8].i_prim_lfsr.gen_max_len_sva.MaximalLengthCheck1_A 00118496365080100
prim_lfsr_tb.gen_duts[8].i_prim_lfsr.gen_perm_check.p_perm_check.PermutationCheck_A 0020020000
prim_lfsr_tb.gen_duts[8].i_prim_lfsr.p_randomize_default_seed.DefaultSeedLocalRandomizeCheck_A 0020020000

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
prim_lfsr_tb.gen_duts[24].i_prim_lfsr.NextStateCheck_A00168351144116778735340100
prim_lfsr_tb.gen_duts[8].i_prim_lfsr.NextStateCheck_A 00118496363620920200

Assertions Without Attempts:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
prim_lfsr_tb.gen_duts[24].i_prim_lfsr.p_randomize_default_seed.UseDefaultSeedRandomizeCheck_A000000
prim_lfsr_tb.gen_duts[8].i_prim_lfsr.p_randomize_default_seed.UseDefaultSeedRandomizeCheck_A 000000

0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%