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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.adapterNoReadOrWrite	0	0	337	337	0	0
tb.dut.u_tl_adapter_rom.gen_cmd_intg_check.u_cmd_intg_chk.PayLoadWidthCheck	0	0	337	337	0	0
tb.dut.u_tl_adapter_rom.rvalidHighReqFifoEmpty	0	0	262941156	51657	0	0
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tb.dut.u_tl_adapter_rom.u_rsp_gen.DataWidthCheck_A	0	0	337	337	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.PayLoadWidthCheck	0	0	337	337	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DataKnown_A	0	0	262941156	95486	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DepthKnown_A	0	0	262941156	262766665	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.RvalidKnown_A	0	0	262941156	262766665	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.WreadyKnown_A	0	0	262941156	262766665	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	262941156	95486	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DataKnown_A	0	0	262941156	51657	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DepthKnown_A	0	0	262941156	262766665	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.RvalidKnown_A	0	0	262941156	262766665	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A	0	0	262941156	262766665	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	262941156	51657	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.KeymgrValidChk_A	0	0	262941156	0	0	337
tb.dut.PwrmgrDataChk_A	0	0	262941156	0	0	337
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	262941156	0	0	1346

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	304740775	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	304740775	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	304740775	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	304740775	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	304740775	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	304740775	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	304740775	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	304740775	391	391	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	304740775	138	138	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	304740775	141	141	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	304740775	35	35	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	304740775	71	71	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	304740775	26	26	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	304740775	56	56	1
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	304740775	890	890	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	304740775	2400	2400	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	304740775	4623	4623	184
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	304740775	2522422	2522422	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	304740775	13997	13997	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	304740775	448	448	130

Cover Sequences First Matches:

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tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	304740775	448	448	130