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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.WdataOutKnown_A	0	0	292160771	291976771	0	0
tb.dut.u_tl_adapter_rom.WeOutKnown_A	0	0	292160771	291976771	0	0
tb.dut.u_tl_adapter_rom.WmaskOutKnown_A	0	0	292160771	291976771	0	0
tb.dut.u_tl_adapter_rom.adapterNoReadOrWrite	0	0	338	338	0	0
tb.dut.u_tl_adapter_rom.gen_cmd_intg_check.u_cmd_intg_chk.PayLoadWidthCheck	0	0	338	338	0	0
tb.dut.u_tl_adapter_rom.rvalidHighReqFifoEmpty	0	0	292160771	52150	0	0
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tb.dut.u_tl_adapter_rom.u_rsp_gen.DataWidthCheck_A	0	0	338	338	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.PayLoadWidthCheck	0	0	338	338	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DataKnown_A	0	0	292160771	113270	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DepthKnown_A	0	0	292160771	291976771	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.RvalidKnown_A	0	0	292160771	291976771	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.WreadyKnown_A	0	0	292160771	291976771	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	292160771	113270	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DataKnown_A	0	0	292160771	52150	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DepthKnown_A	0	0	292160771	291976771	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.RvalidKnown_A	0	0	292160771	291976771	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A	0	0	292160771	291976771	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	292160771	52150	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.KeymgrValidChk_A	0	0	292160771	0	0	337
tb.dut.PwrmgrDataChk_A	0	0	292160771	0	0	337
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	292160771	0	0	1347

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	330103406	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	330103406	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	330103406	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	330103406	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	330103406	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	330103406	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	330103406	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	330103406	273	273	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	330103406	79	79	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	330103406	82	82	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	330103406	12	12	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	330103406	40	40	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	330103406	11	11	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	330103406	36	36	1
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	330103406	1023	1023	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	330103406	1879	1879	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	330103406	5103	5103	187
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	330103406	3143330	3143330	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	330103406	14556	14556	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	330103406	528	528	133

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
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tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	330103406	528	528	133