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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.WmaskOutKnown_A	0	0	206613945	206394740	0	0
tb.dut.u_tl_adapter_rom.adapterNoReadOrWrite	0	0	305	305	0	0
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tb.dut.u_tl_adapter_rom.rvalidHighReqFifoEmpty	0	0	206613945	18450	0	0
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tb.dut.u_tl_adapter_rom.u_rsp_gen.PayLoadWidthCheck	0	0	305	305	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DataKnown_A	0	0	206613945	42000	0	0
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tb.dut.u_tl_adapter_rom.u_rspfifo.RvalidKnown_A	0	0	206613945	206394740	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.WreadyKnown_A	0	0	206613945	206394740	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	206613945	42000	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DataKnown_A	0	0	206613945	18450	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DepthKnown_A	0	0	206613945	206394740	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.RvalidKnown_A	0	0	206613945	206394740	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A	0	0	206613945	206394740	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	206613945	18450	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.KeymgrValidChk_A	0	0	206613945	0	0	305
tb.dut.PwrmgrDataChk_A	0	0	206613945	0	0	305
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	206613945	0	0	1220

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	278706340	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	278706340	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	278706340	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	278706340	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	278706340	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	278706340	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	278706340	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	278706340	720	720	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	278706340	275	275	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	278706340	275	275	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	278706340	90	90	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	278706340	145	145	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	278706340	90	90	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	278706340	20	20	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	278706340	340	340	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	278706340	1190	1190	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	278706340	6805	6805	155
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	278706340	6832850	6832850	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	278706340	13550	13550	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	278706340	780	780	100

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
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