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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.adapterNoReadOrWrite	0	0	319	319	0	0
tb.dut.u_tl_adapter_rom.gen_cmd_intg_check.u_cmd_intg_chk.PayLoadWidthCheck	0	0	319	319	0	0
tb.dut.u_tl_adapter_rom.rvalidHighReqFifoEmpty	0	0	188358865	39070	0	0
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tb.dut.u_tl_adapter_rom.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	188358865	9185294	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.DataWidthCheck_A	0	0	319	319	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.PayLoadWidthCheck	0	0	319	319	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DataKnown_A	0	0	188358865	83049	0	0
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tb.dut.u_tl_adapter_rom.u_rspfifo.RvalidKnown_A	0	0	188358865	188186632	0	0
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tb.dut.u_tl_adapter_rom.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	188358865	83049	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DataKnown_A	0	0	188358865	39070	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DepthKnown_A	0	0	188358865	188186632	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.RvalidKnown_A	0	0	188358865	188186632	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A	0	0	188358865	188186632	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	188358865	39070	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.KeymgrValidChk_A	0	0	188358865	0	0	318
tb.dut.PwrmgrDataChk_A	0	0	188358865	0	0	318
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	188358865	0	0	1272

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	210021827	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	210021827	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	210021827	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	210021827	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	210021827	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	210021827	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	210021827	229	229	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	210021827	61	61	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	210021827	61	61	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	210021827	10	10	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	210021827	34	34	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	210021827	12	12	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	210021827	19	19	1
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	210021827	498	498	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	210021827	1129	1129	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	210021827	4824	4824	189
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	210021827	1457418	1457418	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	210021827	2	2	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	210021827	14291	14291	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	210021827	322	322	135

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	210021827	229	229	0
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