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Assertions by Category
ASSERTPROPERTIESSEQUENCES
Total646020
Category 0646020


Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total646020
Severity 0646020


Summary for Assertions
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Total Number646100.00
Uncovered111.70
Success63598.30
Failure00.00
Incomplete30.46
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number20100.00
Uncovered630.00
All Matches1470.00
First Matches1470.00


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
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tb.dut.rom_tlul_assert_device.gen_device.legalAOpcodeErr_A 00234421187192490400
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tb.dut.rom_tlul_assert_device.gen_device.sizeGTEMaskErr_A 0023442118783003900
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tb.dut.u_tl_adapter_rom.SramDwHasByteGranularity_A 0032532500
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tb.dut.u_tl_adapter_rom.TlOutValidKnown_A 0021245627921228051600
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tb.dut.u_tl_adapter_rom.adapterNoReadOrWrite 0032532500
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tb.dut.u_tl_adapter_rom.rvalidHighReqFifoEmpty 002124562794284500
tb.dut.u_tl_adapter_rom.rvalidHighWhenRspFifoFull 002124562794284500
tb.dut.u_tl_adapter_rom.u_err.dataWidthOnly32_A 0032532500
tb.dut.u_tl_adapter_rom.u_reqfifo.DataKnown_A 002124562791405094800
tb.dut.u_tl_adapter_rom.u_reqfifo.DepthKnown_A 0021245627921228051600
tb.dut.u_tl_adapter_rom.u_reqfifo.RvalidKnown_A 0021245627921228051600
tb.dut.u_tl_adapter_rom.u_reqfifo.WreadyKnown_A 0021245627921228051600
tb.dut.u_tl_adapter_rom.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 002124562791405094800
tb.dut.u_tl_adapter_rom.u_rsp_gen.DataWidthCheck_A 0032532500
tb.dut.u_tl_adapter_rom.u_rsp_gen.PayLoadWidthCheck 0032532500
tb.dut.u_tl_adapter_rom.u_rspfifo.DataKnown_A 002124562799016000
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tb.dut.u_tl_adapter_rom.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth 002124562799016000
tb.dut.u_tl_adapter_rom.u_sram_byte.SramReadbackAndIntg 0032532500
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DataKnown_A 002124562794284500
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DepthKnown_A 0021245627921228051600
tb.dut.u_tl_adapter_rom.u_sramreqfifo.RvalidKnown_A 0021245627921228051600
tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A 0021245627921228051600
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 002124562794284500

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.KeymgrValidChk_A 0021245627900325
tb.dut.PwrmgrDataChk_A 0021245627900325
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A 00212456279001299


Detail Report for Cover Sequences

Cover Sequences Uncovered:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 00234421475000
tb.dut.rom_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 00234421475000
tb.dut.rom_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 00234421475000
tb.dut.rom_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 00234421475000
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 00234421475000
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 00234421475000

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C 002344214752832830
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 0023442147558580
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 0023442147560600
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 0023442147514140
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 0023442147534340
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 0023442147510100
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 0023442147527270
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 00234421475109710970
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C 00234421475162616260
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C 0023442147539273927192
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C 00234421475132990113299010
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 00234421475110
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C 0023442147515738157380
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C 00234421475366366137

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C 002344214752832830
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 0023442147558580
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 0023442147560600
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 0023442147514140
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 0023442147534340
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 0023442147510100
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 0023442147527270
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 00234421475109710970
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C 00234421475162616260
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C 0023442147539273927192
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C 00234421475132990113299010
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 00234421475110
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tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C 00234421475366366137

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