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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck	0	0	462	462	0	0
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tb.dut.u_tl_adapter_rom.SramDwIsMultipleOfTlulWidth_A	0	0	317	317	0	0
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tb.dut.u_tl_adapter_rom.WeOutKnown_A	0	0	162740289	162567297	0	0
tb.dut.u_tl_adapter_rom.WmaskOutKnown_A	0	0	162740289	162567297	0	0
tb.dut.u_tl_adapter_rom.adapterNoReadOrWrite	0	0	317	317	0	0
tb.dut.u_tl_adapter_rom.gen_cmd_intg_check.u_cmd_intg_chk.PayLoadWidthCheck	0	0	317	317	0	0
tb.dut.u_tl_adapter_rom.rvalidHighReqFifoEmpty	0	0	162740289	29827	0	0
tb.dut.u_tl_adapter_rom.rvalidHighWhenRspFifoFull	0	0	162740289	29827	0	0
tb.dut.u_tl_adapter_rom.u_err.dataWidthOnly32_A	0	0	317	317	0	0
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tb.dut.u_tl_adapter_rom.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	162740289	10121245	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.DataWidthCheck_A	0	0	317	317	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.PayLoadWidthCheck	0	0	317	317	0	0
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tb.dut.u_tl_adapter_rom.u_rspfifo.RvalidKnown_A	0	0	162740289	162567297	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.WreadyKnown_A	0	0	162740289	162567297	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	162740289	72116	0	0
tb.dut.u_tl_adapter_rom.u_sram_byte.SramReadbackAndIntg	0	0	317	317	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DataKnown_A	0	0	162740289	29827	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DepthKnown_A	0	0	162740289	162567297	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.RvalidKnown_A	0	0	162740289	162567297	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A	0	0	162740289	162567297	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	162740289	29827	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.KeymgrValidChk_A	0	0	162740289	0	0	317
tb.dut.PwrmgrDataChk_A	0	0	162740289	0	0	317
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	162740289	0	0	1264

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	184980213	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	184980213	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	184980213	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	184980213	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	184980213	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	184980213	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	184980213	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	184980213	233	233	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	184980213	39	39	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	184980213	41	41	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	184980213	6	6	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	184980213	23	23	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	184980213	5	5	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	184980213	13	13	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	184980213	1374	1374	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	184980213	2144	2144	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	184980213	3976	3976	189
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tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	184980213	12253	12253	0
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Cover Sequences First Matches:

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