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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.DataIntgOptions_A	0	0	280	280	0	0
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tb.dut.u_tl_adapter_rom.WeOutKnown_A	0	0	85543577	85382324	0	0
tb.dut.u_tl_adapter_rom.WmaskOutKnown_A	0	0	85543577	85382324	0	0
tb.dut.u_tl_adapter_rom.adapterNoReadOrWrite	0	0	280	280	0	0
tb.dut.u_tl_adapter_rom.gen_cmd_intg_check.u_cmd_intg_chk.PayLoadWidthCheck	0	0	280	280	0	0
tb.dut.u_tl_adapter_rom.rvalidHighReqFifoEmpty	0	0	85543577	23878	0	0
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tb.dut.u_tl_adapter_rom.u_err.dataWidthOnly32_A	0	0	280	280	0	0
tb.dut.u_tl_adapter_rom.u_reqfifo.DataKnown_A	0	0	85543577	9625090	0	0
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tb.dut.u_tl_adapter_rom.u_reqfifo.RvalidKnown_A	0	0	85543577	85382324	0	0
tb.dut.u_tl_adapter_rom.u_reqfifo.WreadyKnown_A	0	0	85543577	85382324	0	0
tb.dut.u_tl_adapter_rom.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	85543577	9625090	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.DataWidthCheck_A	0	0	280	280	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.PayLoadWidthCheck	0	0	280	280	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DataKnown_A	0	0	85543577	32891	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DepthKnown_A	0	0	85543577	85382324	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.RvalidKnown_A	0	0	85543577	85382324	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.WreadyKnown_A	0	0	85543577	85382324	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	85543577	32891	0	0
tb.dut.u_tl_adapter_rom.u_sram_byte.SramReadbackAndIntg	0	0	280	280	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DataKnown_A	0	0	85543577	23878	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DepthKnown_A	0	0	85543577	85382324	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.RvalidKnown_A	0	0	85543577	85382324	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A	0	0	85543577	85382324	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	85543577	23878	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.KeymgrValidChk_A	0	0	85543577	0	0	280
tb.dut.PwrmgrDataChk_A	0	0	85543577	0	0	280
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	85543577	0	0	1120

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	87877504	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	87877504	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	87877504	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	87877504	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	87877504	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	87877504	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	87877504	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	87877504	154	154	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	87877504	39	39	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	87877504	41	41	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	87877504	9	9	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	87877504	13	13	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	87877504	10	10	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	87877504	18	18	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	87877504	1200	1200	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	87877504	1881	1881	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	87877504	2988	2988	154
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	87877504	58825	58825	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	87877504	12543	12543	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	87877504	266	266	99

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
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