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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	428	428	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	428	428	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck	0	0	428	428	0	0
tb.dut.u_reg_regs.wePulse	0	0	89444451	119462	0	0
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tb.dut.u_tl_adapter_rom.DataIntgOptions_A	0	0	283	283	0	0
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tb.dut.u_tl_adapter_rom.SramDwHasByteGranularity_A	0	0	283	283	0	0
tb.dut.u_tl_adapter_rom.SramDwIsMultipleOfTlulWidth_A	0	0	283	283	0	0
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tb.dut.u_tl_adapter_rom.TlOutValidKnown_A	0	0	86357164	86196768	0	0
tb.dut.u_tl_adapter_rom.WdataOutKnown_A	0	0	86357164	86196768	0	0
tb.dut.u_tl_adapter_rom.WeOutKnown_A	0	0	86357164	86196768	0	0
tb.dut.u_tl_adapter_rom.WmaskOutKnown_A	0	0	86357164	86196768	0	0
tb.dut.u_tl_adapter_rom.adapterNoReadOrWrite	0	0	283	283	0	0
tb.dut.u_tl_adapter_rom.gen_cmd_intg_check.u_cmd_intg_chk.PayLoadWidthCheck	0	0	283	283	0	0
tb.dut.u_tl_adapter_rom.rvalidHighReqFifoEmpty	0	0	86357164	22941	0	0
tb.dut.u_tl_adapter_rom.rvalidHighWhenRspFifoFull	0	0	86357164	22941	0	0
tb.dut.u_tl_adapter_rom.u_err.dataWidthOnly32_A	0	0	283	283	0	0
tb.dut.u_tl_adapter_rom.u_reqfifo.DataKnown_A	0	0	86357164	12443527	0	0
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tb.dut.u_tl_adapter_rom.u_reqfifo.WreadyKnown_A	0	0	86357164	86196768	0	0
tb.dut.u_tl_adapter_rom.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	86357164	12443527	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.DataWidthCheck_A	0	0	283	283	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.PayLoadWidthCheck	0	0	283	283	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DataKnown_A	0	0	86357164	33671	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DepthKnown_A	0	0	86357164	86196768	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.RvalidKnown_A	0	0	86357164	86196768	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.WreadyKnown_A	0	0	86357164	86196768	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	86357164	33671	0	0
tb.dut.u_tl_adapter_rom.u_sram_byte.SramReadbackAndIntg	0	0	283	283	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DataKnown_A	0	0	86357164	22941	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DepthKnown_A	0	0	86357164	86196768	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.RvalidKnown_A	0	0	86357164	86196768	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A	0	0	86357164	86196768	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	86357164	22941	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.KeymgrValidChk_A	0	0	86357164	0	0	282
tb.dut.PwrmgrDataChk_A	0	0	86357164	0	0	282
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	86357164	0	0	1129

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	89444712	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	89444712	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	89444712	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	89444712	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	89444712	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	89444712	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	89444712	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	89444712	203	203	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	89444712	61	61	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	89444712	62	62	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	89444712	14	14	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	89444712	40	40	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	89444712	14	14	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	89444712	27	27	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	89444712	668	668	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	89444712	1622	1622	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	89444712	2260	2260	148
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	89444712	58499	58499	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	89444712	13036	13036	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	89444712	280	280	93

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
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