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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.u_sram_byte.SramReadbackAndIntg	0	0	313	313	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DataKnown_A	0	0	32768231	33538	0	0
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tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A	0	0	32768231	32586920	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	32768231	33538	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	32768231	5482	0	1249

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	36013452	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	36013452	0	0	0
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tb.dut.rom_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	36013452	0	0	0
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tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	36013452	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	36013452	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	36013452	249	249	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	36013452	60	60	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	36013452	61	61	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	36013452	15	15	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	36013452	27	27	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	36013452	14	14	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	36013452	26	26	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	36013452	1967	1967	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	36013452	3090	3090	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	36013452	2792	2792	151
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	36013452	94400	94400	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	36013452	13178	13178	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	36013452	310	310	96

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	36013452	249	249	0
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