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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.u_sram_byte.SramReadbackAndIntg	0	0	313	313	0	0
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tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	25305455	31453	0	0

Assertions Incomplete:

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tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	25305455	4834	0	1250

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Detail Report for Cover Sequences

Cover Sequences Uncovered:

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Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
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tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	28344382	66	66	2
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	28344382	21	21	2
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	28344382	37	37	2
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	28344382	16	16	2
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	28344382	25	25	2
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	28344382	1809	1809	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	28344382	3375	3375	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	28344382	2966	2966	146
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	28344382	57151	57151	0
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tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	28344382	12838	12838	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	28344382	315	315	93

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	28344382	315	315	0
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