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Assertions by Category
ASSERTPROPERTIESSEQUENCES
Total642020
Category 0642020


Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total642020
Severity 0642020


Summary for Assertions
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Uncovered71.09
Success63598.91
Failure00.00
Incomplete30.47
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number20100.00
Uncovered630.00
All Matches1470.00
First Matches1470.00


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
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tb.dut.rom_tlul_assert_device.gen_device.aDataKnown_M 00346459972304940700
tb.dut.rom_tlul_assert_device.gen_device.addrSizeAlignedErr_A 0034645969079456200
tb.dut.rom_tlul_assert_device.gen_device.contigMask_M 003464599723609853700
tb.dut.rom_tlul_assert_device.gen_device.dDataKnown_A 003464599723839500
tb.dut.rom_tlul_assert_device.gen_device.legalAOpcodeErr_A 00346459690101796100
tb.dut.rom_tlul_assert_device.gen_device.legalAParam_M 003464599724120517400
tb.dut.rom_tlul_assert_device.gen_device.legalDParam_A 00346459972777797100
tb.dut.rom_tlul_assert_device.gen_device.pendingReqPerSrc_M 003464599724120517400
tb.dut.rom_tlul_assert_device.gen_device.respMustHaveReq_A 00346459972777797100
tb.dut.rom_tlul_assert_device.gen_device.respOpcode_A 00346459972777797100
tb.dut.rom_tlul_assert_device.gen_device.respSzEqReqSz_A 00346459972777797100
tb.dut.rom_tlul_assert_device.gen_device.sizeGTEMaskErr_A 0034645969043723300
tb.dut.rom_tlul_assert_device.gen_device.sizeMatchesMaskErr_A 0034645969023981300
tb.dut.rom_tlul_assert_device.p_dbw.TlDbw_A 0045345300
tb.dut.u_reg_regs.en2addrHit 003464596908961100
tb.dut.u_reg_regs.reAfterRv 003464596908961100
tb.dut.u_reg_regs.rePulse 003464596902596700
tb.dut.u_reg_regs.u_chk.PayLoadWidthCheck 0045345300
tb.dut.u_reg_regs.u_reg_if.AllowedLatency_A 0045345300
tb.dut.u_reg_regs.u_reg_if.MatchedWidthAssert 0045345300
tb.dut.u_reg_regs.u_reg_if.u_err.dataWidthOnly32_A 0045345300
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A 0045345300
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck 0045345300
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A 0045345300
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck 0045345300
tb.dut.u_reg_regs.wePulse 003464596906364400
tb.dut.u_tl_adapter_rom.AddrOutKnown_A 0030491565330473512500
tb.dut.u_tl_adapter_rom.DataIntgOptions_A 0030930900
tb.dut.u_tl_adapter_rom.ReqOutKnown_A 0030491565330473512500
tb.dut.u_tl_adapter_rom.SramDwHasByteGranularity_A 0030930900
tb.dut.u_tl_adapter_rom.SramDwIsMultipleOfTlulWidth_A 0030930900
tb.dut.u_tl_adapter_rom.TlOutKnownIfFifoKnown_A 0030491565330473512500
tb.dut.u_tl_adapter_rom.TlOutValidKnown_A 0030491565330473512500
tb.dut.u_tl_adapter_rom.WdataOutKnown_A 0030491565330473512500
tb.dut.u_tl_adapter_rom.WeOutKnown_A 0030491565330473512500
tb.dut.u_tl_adapter_rom.WmaskOutKnown_A 0030491565330473512500
tb.dut.u_tl_adapter_rom.adapterNoReadOrWrite 0030930900
tb.dut.u_tl_adapter_rom.gen_cmd_intg_check.u_cmd_intg_chk.PayLoadWidthCheck 0030930900
tb.dut.u_tl_adapter_rom.rvalidHighReqFifoEmpty 003049156533271900
tb.dut.u_tl_adapter_rom.rvalidHighWhenRspFifoFull 003049156533271900
tb.dut.u_tl_adapter_rom.u_err.dataWidthOnly32_A 0030930900
tb.dut.u_tl_adapter_rom.u_reqfifo.DataKnown_A 00304915653772435500
tb.dut.u_tl_adapter_rom.u_reqfifo.DepthKnown_A 0030491565330473512500
tb.dut.u_tl_adapter_rom.u_reqfifo.RvalidKnown_A 0030491565330473512500
tb.dut.u_tl_adapter_rom.u_reqfifo.WreadyKnown_A 0030491565330473512500
tb.dut.u_tl_adapter_rom.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 00304915653772435500
tb.dut.u_tl_adapter_rom.u_rsp_gen.DataWidthCheck_A 0030930900
tb.dut.u_tl_adapter_rom.u_rsp_gen.PayLoadWidthCheck 0030930900
tb.dut.u_tl_adapter_rom.u_rspfifo.DataKnown_A 003049156537232100
tb.dut.u_tl_adapter_rom.u_rspfifo.DepthKnown_A 0030491565330473512500
tb.dut.u_tl_adapter_rom.u_rspfifo.RvalidKnown_A 0030491565330473512500
tb.dut.u_tl_adapter_rom.u_rspfifo.WreadyKnown_A 0030491565330473512500
tb.dut.u_tl_adapter_rom.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth 003049156537232100
tb.dut.u_tl_adapter_rom.u_sram_byte.SramReadbackAndIntg 0030930900
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DataKnown_A 003049156533271900
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DepthKnown_A 0030491565330473512500
tb.dut.u_tl_adapter_rom.u_sramreqfifo.RvalidKnown_A 0030491565330473512500
tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A 0030491565330473512500
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 003049156533271900

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.KeymgrValidChk_A 0030491565300309
tb.dut.PwrmgrDataChk_A 0030491565300309
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A 00304915653001234


Detail Report for Cover Sequences

Cover Sequences Uncovered:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 00346459972000
tb.dut.rom_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 00346459972000
tb.dut.rom_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 00346459972000
tb.dut.rom_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 00346459972000
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 00346459972000
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 00346459972000

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C 003464599722792790
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 0034645997256560
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 0034645997258580
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 0034645997222220
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 0034645997228280
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 0034645997217170
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 0034645997224240
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 003464599729529520
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C 00346459972181918190
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C 0034645997241404140188
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C 00346459972207490520749050
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 00346459972220
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C 0034645997214339143390
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C 00346459972320320133

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C 003464599722792790
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 0034645997256560
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 0034645997258580
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 0034645997222220
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 0034645997228280
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 0034645997217170
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 0034645997224240
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 003464599729529520
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C 00346459972181918190
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C 0034645997241404140188
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C 00346459972207490520749050
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 00346459972220
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C 0034645997214339143390
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C 00346459972320320133

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