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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.gen_cmd_intg_check.u_cmd_intg_chk.PayLoadWidthCheck	0	0	280	280	0	0
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tb.dut.u_tl_adapter_rom.u_rsp_gen.DataWidthCheck_A	0	0	280	280	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.PayLoadWidthCheck	0	0	280	280	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DataKnown_A	0	0	72110549	35649	0	0
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tb.dut.u_tl_adapter_rom.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	72110549	35649	0	0
tb.dut.u_tl_adapter_rom.u_sram_byte.SramReadbackAndIntg	0	0	280	280	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DataKnown_A	0	0	72110549	22947	0	0
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tb.dut.u_tl_adapter_rom.u_sramreqfifo.RvalidKnown_A	0	0	72110549	71942928	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A	0	0	72110549	71942928	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	72110549	22947	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.KeymgrValidChk_A	0	0	72110549	0	0	280
tb.dut.PwrmgrDataChk_A	0	0	72110549	0	0	280
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	72110549	0	0	1118

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	75810161	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	75810161	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	75810161	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	75810161	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	75810161	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	75810161	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	75810161	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	75810161	164	164	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	75810161	32	32	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	75810161	32	32	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	75810161	12	12	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	75810161	15	15	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	75810161	9	9	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	75810161	10	10	1
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	75810161	1316	1316	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	75810161	1978	1978	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	75810161	2476	2476	152
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	75810161	146042	146042	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	75810161	12944	12944	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	75810161	280	280	98

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
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