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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.adapterNoReadOrWrite	0	0	278	278	0	0
tb.dut.u_tl_adapter_rom.gen_cmd_intg_check.u_cmd_intg_chk.PayLoadWidthCheck	0	0	278	278	0	0
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tb.dut.u_tl_adapter_rom.u_rsp_gen.DataWidthCheck_A	0	0	278	278	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.PayLoadWidthCheck	0	0	278	278	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DataKnown_A	0	0	74638974	39372	0	0
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tb.dut.u_tl_adapter_rom.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	74638974	39372	0	0
tb.dut.u_tl_adapter_rom.u_sram_byte.SramReadbackAndIntg	0	0	278	278	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DataKnown_A	0	0	74638974	23118	0	0
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tb.dut.u_tl_adapter_rom.u_sramreqfifo.RvalidKnown_A	0	0	74638974	74478549	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A	0	0	74638974	74478549	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	74638974	23118	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.KeymgrValidChk_A	0	0	74638974	0	0	278
tb.dut.PwrmgrDataChk_A	0	0	74638974	0	0	278
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	74638974	0	0	1109

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	78370585	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	78370585	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	78370585	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	78370585	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	78370585	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	78370585	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	78370585	177	177	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	78370585	23	23	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	78370585	23	23	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	78370585	8	8	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	78370585	13	13	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	78370585	6	6	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	78370585	10	10	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	78370585	1345	1345	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	78370585	1742	1742	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	78370585	2971	2971	147
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	78370585	111763	111763	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	78370585	2	2	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	78370585	12053	12053	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	78370585	296	296	92

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
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