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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.u_rsp_gen.PayLoadWidthCheck	0	0	265	265	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DataKnown_A	0	0	30546686	21158	0	0
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tb.dut.u_tl_adapter_rom.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	30546686	21158	0	0
tb.dut.u_tl_adapter_rom.u_sram_byte.SramReadbackAndIntg	0	0	265	265	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DataKnown_A	0	0	30546686	16404	0	0
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tb.dut.u_tl_adapter_rom.u_sramreqfifo.RvalidKnown_A	0	0	30546686	30386693	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A	0	0	30546686	30386693	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	30546686	16404	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.KeymgrValidChk_A	0	0	30546686	0	0	265
tb.dut.PwrmgrDataChk_A	0	0	30546686	0	0	265
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	30546686	0	0	1059

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	36620186	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	36620186	0	0	0
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tb.dut.rom_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	36620186	0	0	0
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tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	36620186	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	36620186	175	175	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	36620186	47	47	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	36620186	49	49	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	36620186	14	14	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	36620186	25	25	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	36620186	10	10	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	36620186	21	21	1
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	36620186	646	646	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	36620186	1503	1503	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	36620186	2558	2558	150
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	36620186	134378	134378	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	36620186	1	1	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	36620186	13026	13026	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	36620186	330	330	96

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	36620186	175	175	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	36620186	47	47	1
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