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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	47984418	27298	0	0

Assertions Incomplete:

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tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	47984418	5164	0	1246

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Detail Report for Cover Sequences

Cover Sequences Uncovered:

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Cover Sequences All Matches:

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tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	53431729	126048	126048	0
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tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	53431729	266	266	88

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	53431729	194	194	0
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