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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.tlul_assert_host_sba.gen_assert_final[83].noOutstandingReqsAtEndOfSim_A	0	0	369	369	0	0
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tb.dut.tlul_assert_host_sba.gen_host.respMustHaveReq_M	0	0	46774212	16722	0	0
tb.dut.tlul_assert_host_sba.gen_host.respOpcode_M	0	0	29106218	7	0	0
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tb.dut.tlul_assert_host_sba.gen_host.sizeMatchesMask_A	0	0	46774212	61866	0	0
tb.dut.tlul_assert_host_sba.p_dbw.TlDbw_A	0	0	369	369	0	0
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tb.dut.u_dm_top.i_dm_csrs.i_fifo.RvalidKnown_A	0	0	19587565	19524987	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.WreadyKnown_A	0	0	19587565	19524987	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	19587565	68430	0	0
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tb.dut.u_pm_en_sync.NumCopiesMustBeGreaterZero_A	0	0	159	159	0	0
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tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	19587565	19545044	0	477
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	9604341	9604182	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	19587565	19587406	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	625	466	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	609	450	0	0
tb.dut.u_reg_regs.en2addrHit	0	0	46773979	3761	0	0
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tb.dut.u_reg_regs.rePulse	0	0	46773979	2208	0	0
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tb.dut.u_reg_regs.u_reg_if.AllowedLatency_A	0	0	369	369	0	0
tb.dut.u_reg_regs.u_reg_if.MatchedWidthAssert	0	0	369	369	0	0
tb.dut.u_reg_regs.u_reg_if.u_err.dataWidthOnly32_A	0	0	369	369	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	369	369	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	369	369	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	369	369	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck	0	0	369	369	0	0
tb.dut.u_reg_regs.wePulse	0	0	46773979	1553	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	159	159	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.OutputsKnown_A	0	0	19587565	19546871	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	19587565	19546871	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs.AssertConnected_A	0	0	159	159	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs_A	0	0	19587565	19546871	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	159	159	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	159	159	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	159	159	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.OutputsKnown_A	0	0	19587565	19546871	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	19587565	19546871	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs.AssertConnected_A	0	0	159	159	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs_A	0	0	19587565	19546871	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	159	159	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	159	159	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_lc_en_sync.gen_flops.OutputDelay_A	0	0	19587565	19545044	0	477
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	19587565	19545044	0	477

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	46774212	0	0	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	46774212	0	0	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	46774212	0	0	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	46774212	0	0	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	46774212	0	0	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	46774212	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C	0	0	46774212	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C	0	0	46774212	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C	0	0	46774212	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C	0	0	46774212	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C	0	0	46774212	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C	0	0	46774212	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C	0	0	46774212	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C	0	0	46774212	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
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tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	46774212	7584	7584	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	46774212	7641	7641	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	46774212	5227	5227	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	46774212	305	305	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	46774212	3962	3962	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	46774212	2040	2040	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	46774212	28909	28909	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	46774212	79362	79362	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	46774212	210647	210647	77
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	46774212	12	12	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	46774212	742	742	104

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	46774212	14676	14676	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	46774212	7584	7584	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	46774212	7641	7641	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	46774212	5227	5227	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	46774212	305	305	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	46774212	3962	3962	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	46774212	2040	2040	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	46774212	28909	28909	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	46774212	79362	79362	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	46774212	12	12	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	46774212	742	742	104